TSMC CoWoS đạt 99% tỷ lệ tốt, chuyển nút thắt AI sang HBM và ABF Substrates — Gói 14x Reticle vào năm 2029

Nút thắt Nguồn cung Còn lại: Bộ nhớ và ABF Substrates

Jun He đã chỉ ra rõ ràng rằng nút thắt đang di chuyển lên chuỗi cung ứng, ra khỏi năng lực CoWoS của chính TSMC:

• Bộ nhớ HBM (High Bandwidth Memory): Nguồn cung HBM thực tế đã hết hàng trong suốt năm 2026 ở cả ba nhà cung cấp DRAM lớn (SK hynix, Samsung, Micron) . Có thêm rủi ro về tỷ lệ tốt trên HBM4E 12 tầng, với tin đồn trong ngành rằng một số khách hàng có thể phải rút xuống cấu hình 8 tầng, giảm dung lượng bộ nhớ hiệu quả trên mỗi gói khoảng 33% .
• ABF (Ajinomoto Build-up Film) substrates: ABF substrates vẫn là nút thắt quan trọng cho các gói flip-chip yêu cầu số lớp cao. Năng lực CoWoS của TSMC đã được phân bổ hết cho đến hết năm 2026 và kéo dài sang năm 2027, với thời gian giao hàng cho các đơn hàng đóng gói AI từ 52 đến 78 tuần . Sự thiếu hụt nguồn cung ABF substrate là một hạn chế cấu trúc lớn, giới hạn số lượng gói mà TSMC có thể xuất xưởng bất kể năng lực dây chuyền CoWoS .

Kế hoạch Mở rộng: Từ 5.5x lên 14x Reticle vào năm 2028–2029

TSMC đã vạch ra một lộ trình kích thước reticle đầy tham vọng với nhịp độ "một thế hệ mỗi năm":

CoWoS 14x reticle dự kiến sẽ tích hợp khoảng 10 khuôn tính toán lớn và 20 ngăn xếp bộ nhớ HBM trong một gói duy nhất, về cơ bản biến gói này thành một chất nền tính toán cấp hệ thống . Một số nguồn tin cho rằng mốc 14x reticle là năm 2028, trong khi những nguồn khác (bao gồm bài thuyết trình của Jun He) đề cập đến năm 2029 cho sản xuất thương mại. Sự khác biệt này có thể phản ánh quá trình tape-out vào năm 2028 và tăng tốc sản lượng vào năm 2029 .

Những Thách thức Kỹ thuật Chính khi Mở rộng Quy mô

Việc mở rộng lên 14x reticle (và xa hơn nữa) đặt ra một số rào cản vật lý và quy trình:

• Cong vênh/Ứng suất cơ học: Diện tích gói lớn hơn tạo ra sự uốn cong và ứng suất đáng kể trên chất nền trung gian, chất nền và chồng khuôn, đòi hỏi vật liệu tiên tiến và kiểm soát quy trình .
• Tính toàn vẹn tín hiệu và mật độ kết nối: Duy trì kết nối băng thông cao, độ trễ thấp trên diện tích lớn hơn 3 lần đòi hỏi những tiến bộ trong micro-bump, TSV và các lớp phân phối lại .
• Phân phối điện năng và quản lý nhiệt: Một gói 14x chứa ~10 khuôn tính toán lớn cộng với 20 HBM stacks sẽ tiêu thụ điện năng cực kỳ cao, yêu cầu các giải pháp làm mát mới và mạng lưới phân phối điện .
• Kết nối quang khắc: Các gói lớn hơn một lần phơi sáng reticle đơn yêu cầu kỹ thuật ghép nhiều lần phơi chính xác, một thách thức sản xuất quan trọng đối với tỷ lệ tốt ở quy mô lớn .
• Sự sẵn có của chất nền: Các gói lớn hơn đòi hỏi ABF substrates lớn hơn, có số lớp cao hơn — chính là thành phần đang khan hiếm nhất .

TSMC tin rằng CoWoS cấp độ wafer (wafer-level) — thay vì đóng gói cấp độ panel — vẫn là con đường tốt nhất cho các kết nối lớn nhất này, vì công nghệ cấp độ panel chưa thể sánh được với mật độ kết nối của CoWoS .

Vị thế Cạnh tranh so với Intel

Các thông tin TSMC công bố tại OCP APAC đối lập trực tiếp với nỗ lực đóng gói của Intel:

• Khoảng cách về tỷ lệ tốt: Nhiều nguồn tin trong ngành báo cáo rằng công nghệ đóng gói EMIB-T cạnh tranh của Intel vẫn đang theo đuổi tỷ lệ tốt 90%, trong khi CoWoS của TSMC đã vượt quá 98% trong sản xuất hàng loạt . Đây là khoảng cách tỷ lệ tốt hơn 8 điểm phần trăm ở quy mô sản xuất.
• Lộ trình kích thước reticle: TSMC nhắm mục tiêu 14x reticle (~12.000 mm²) vào năm 2028–2029. Intel đã công bố công khai gói 12x reticle trong cùng khung thời gian, khiến TSMC có diện tích mục tiêu lớn hơn khoảng 15–20% .
• Năng lực và Hệ sinh thái: TSMC đã mở rộng năng lực CoWoS thêm 106% trong năm 2025 và nâng CapEx năm 2026 lên mức kỷ lục 60–64 tỷ USD, một phần để tài trợ cho việc mở rộng đóng gói . Năng lực CoWoS đã được bán hết đến năm 2027, đồng nghĩa với việc các khách hàng của TSMC (Nvidia, AMD, Broadcom, v.v.) bị khóa chặt trong hệ sinh thái đóng gói của TSMC — một hào cấu trúc .
• Vị thế của Intel: Mảng kinh doanh đóng gói xưởng đúc của Intel (bao gồm EMIB-T) vẫn đang trong giai đoạn tăng tỷ lệ tốt và chưa đạt được quy mô sản xuất tương đương. Khoảng cách về tỷ lệ tốt và năng lực có nghĩa là TSMC vẫn là nhà cung cấp đóng gói tiên tiến thống trị cho các bộ tăng tốc AI cao cấp trong tương lai gần.

Kết luận

TSMC CoWoS 5.5x reticle đã đạt tỷ lệ tốt 98–99% trong sản xuất hàng loạt, chuyển nút thắt nguồn cung chip AI ra khỏi dây chuyền đóng gói của TSMC và sang nguồn cung bộ nhớ HBM và ABF substrate. Công ty có kế hoạch mở rộng lên 14x reticle (~12.000 mm²) vào năm 2028–2029, có khả năng tích hợp ~10 khuôn tính toán và 20 HBM stacks — nhưng phải đối mặt với những thách thức đáng kể về cơ khí, nhiệt và chất nền. So với EMIB-T của Intel (ước tính ~90% tỷ lệ tốt), TSMC nắm giữ lợi thế vượt trội về tỷ lệ tốt, quy mô và năng lực trong lĩnh vực đóng gói tiên tiến cho AI.