Bước Nhảy Thẳng Đứng Của Samsung: Bên Trong Con Transistor 3D Đầu Tiên Với Khoảng Cách Cổng Kỷ Lục 42nm

Samsung đã thay đổi hoàn toàn cách chúng ta nghĩ về cấu trúc của một con transistor logic, và cả thế giới bán dẫn đã phải chú ý. Tại Hội nghị chuyên đề VLSI 2026, Trung tâm R&D Bán dẫn của công ty đã tiết lộ Transistor Hiệu ứng Trường Xếp chồng 3D (3DSFET) chức năng đầu tiên trong ngành, giành giải thưởng Bài báo Xuất sắc nhất danh giá của hội nghị từ hơn 1.000 bài gửi về . Đây không chỉ là một cải tiến nhỏ về mặt thu nhỏ; đó là một sự thay đổi mô hình từ chiều ngang sang chiều dọc, hứa hẹn phá vỡ những bức tường vật lý đang ngày càng siết chặt thiết kế chip truyền thống.

Trái tim của thành tựu này nằm ở khoảng cách cổng (gate pitch) kỷ lục 42 nanomet, một thông số xác định chiều rộng theo chiều ngang của một transistor đơn lẻ. Kỷ lục trước đó của ngành là 48nm, khiến đây thực sự là một bước nhảy vọt về mật độ . Quan trọng hơn, Samsung đạt được điều này không phải bằng cách làm một transistor thông thường nhỏ hơn, mà bằng cách xây dựng nó cao lên.

Thoát Khỏi Cái Bẫy Chiều Ngang

Trong nhiều thập kỷ, câu chuyện về sự tiến bộ của chip logic là hành trình thu nhỏ kích thước transistor để nhồi nhét nhiều sức mạnh hơn vào cùng một diện tích silicon. Tuy nhiên, việc thu nhỏ theo chiều ngang này đã chạm đến một nút thắt cổ chai cơ bản. Để ngăn chặn nhiễu điện giữa các transistor loại N (NMOS) và loại P (PMOS) liền kề được đặt cạnh nhau, cần có một lớp cách ly vật lý. Lớp cách điện này không thể mỏng đi vô hạn mà không gây ra hiện tượng xuyên nhiễu và suy giảm hiệu suất, từ đó đặt ra một giới hạn cứng về mức độ các transistor có thể được xếp chặt đến đâu .

Sáng kiến của Samsung là giải quyết vấn đề một cách triệt để bằng cách lách luật chơi. Thay vì đặt các transistor NMOS và PMOS cạnh nhau, kiến trúc 3DSFET mới xếp chồng chúng theo chiều dọc. Điều này có nghĩa là lớp cách ly quan trọng giữa hai loại transistor này trở thành một cấu trúc thẳng đứng, không tiêu tốn thêm diện tích bề mặt nào trên chip. Về lý thuyết, cách tiếp cận này có thể tăng gấp đôi mật độ transistor trong cùng một không gian mà không chạm vào giới hạn của lớp cách ly ngang .

Những Sáng Tạo Cốt Lõi: Kênh Nanosheet Ba Lớp Và Kỷ Lục 42nm

Việc hiện thực hóa tầm nhìn thẳng đứng này là một kỳ công của khoa học vật liệu và kỹ thuật chính xác. Nhóm của Samsung không chỉ đơn giản xếp chồng hai transistor thông thường lên nhau. 3DSFET của họ sử dụng kênh nanosheet xếp chồng ba lớp cho cả transistor phía trên (loại P) và phía dưới (loại N), tổng cộng là sáu nanosheet trên một wafer duy nhất. Đây là số lượng nanosheet xếp chồng lớn nhất từng được trình diễn trong một FET xếp chồng 3D hay FET bổ sung (CFET) . Kiến trúc nanosheet vốn đã cung cấp khả năng kiểm soát tĩnh điện dòng điện vượt trội, và việc kết hợp nó với xếp chồng dọc tạo ra một sức mạnh tổng hợp về hiệu suất và hiệu quả năng lượng.

Để đạt được điều này, các kỹ sư đã phải giải bài toán hóc búa về cách ly điện. Các transistor liền kề theo chiều dọc đòi hỏi một rào cản cách điện hoàn hảo để hoạt động độc lập. Nhóm đã giới thiệu một lớp điện môi trung gian chất lượng cao giữa thiết bị phía trên và phía dưới. Chất cách điện dọc này chính là chìa khóa mở ra khả năng tích hợp mật độ cao, loại bỏ hiện tượng xuyên nhiễu mà nếu không, thiết kế này sẽ không thể hoạt động .

Kết quả là một thiết bị hoạt động hoàn chỉnh với khoảng cách cổng 42nm, mức nhỏ nhất từng được ghi nhận công khai. Ông Wookhyun Kwon, chuyên gia từ nhóm Logic TD của Samsung, đã làm rõ rằng dù các nghiên cứu trước đây từng báo cáo kích thước nhỏ hơn, con số 42nm là kích thước nhỏ nhất từng đạt được trong một cấu trúc transistor được chế tạo thực tế .

Sự Công Nhận Xứng Đáng Từ Giải Thưởng

Tầm quan trọng của công trình này ngay lập tức được cộng đồng học thuật và công nghiệp tại Hội nghị chuyên đề VLSI, một trong ba hội nghị bán dẫn hàng đầu thế giới, công nhận. Bài báo có tiêu đề "First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications" (tạm dịch: Lần đầu tiên trình diễn FET xếp chồng 3D ở khoảng cách cổng 42nm với các kênh Nanosheet xếp chồng ba lớp cho các ứng dụng logic tiên tiến) do Donghoon Hwang và các đồng nghiệp thực hiện, đã đạt điểm đánh giá 8,29 trên 10, điểm số cao nhất trong tất cả các bài gửi về . Điểm số xuất sắc này đã mang về cho nhóm cả giải Bài báo Xuất sắc nhất và được vinh danh là Điểm nhấn Công nghệ của hội nghị .

Con Đường Phía Trước Cho Chip AI và Siêu Máy Tính (HPC)

Samsung hình dung kiến trúc 3DSFET như một công nghệ nền tảng cho tương lai của chất bán dẫn logic hiệu suất cao, đặc biệt nhắm đến các nhu cầu khắt khe của các ứng dụng AI và siêu máy tính (HPC) thế hệ tiếp theo, nơi mật độ transistor là một đòn bẩy hiệu suất quan trọng .

Tuy nhiên, điều quan trọng là phải nhìn nhận đây như một bằng chứng khái niệm mang tính bước ngoặt hơn là một thông báo sản phẩm. Công trình hiện đang ở giai đoạn trình diễn. Nhóm Logic TD của Samsung đã tuyên bố sẽ tiếp tục nghiên cứu với mục tiêu thương mại hóa cuối cùng, nhưng chưa có lịch trình sản xuất hàng loạt nào được đưa ra. Còn rất nhiều công đoạn phát triển phía trước để biến cuộc trình diễn trên một thiết bị đơn lẻ này thành một quy trình sản xuất hàng loạt với hiệu suất cao . Dù con đường còn dài, Samsung đã đưa ra một câu trả lời cụ thể và đã được xác thực cho câu hỏi điều gì sẽ đến sau kỷ nguyên nanosheet: đó là đi lên.