TSMC hé lộ A13, A12, N2U và công nghệ đóng gói AI khổng lồ tại Technology Symposium 2026

A12

• Là bước tiếp theo sau A13 trong lộ trình công nghệ
• Nhắm tới tiến trình khoảng 1.2nm, tiếp tục đẩy giới hạn thu nhỏ transistor xuống sâu hơn dưới mốc 2nm

N2U

• Là phiên bản mở rộng của dòng N2 (2nm)
• Tối ưu hiệu năng và hiệu suất năng lượng trong cùng thế hệ công nghệ

TSMC cho biết A13 và A12 được nhắm tới sản xuất hàng loạt vào khoảng năm 2029, thể hiện kế hoạch phát triển dài hạn của hãng trong giai đoạn cuối thập kỷ.

Tình hình của tiến trình A16

Hội nghị lần này không công bố chi tiết mới cho A16, nhưng các báo cáo ngành cho biết sản xuất hàng loạt A16 hiện được dự kiến vào năm 2027, muộn hơn khoảng một năm so với kế hoạch ban đầu.

Công nghệ đóng gói CoWoS đạt yield hơn 98%

Một điểm nhấn lớn tại sự kiện là đóng gói bán dẫn tiên tiến, yếu tố ngày càng quan trọng trong kỷ nguyên AI.

TSMC xác nhận đã đưa vào sản xuất hàng loạt nền tảng đóng gói CoWoS (chip‑on‑wafer‑on‑substrate) mà hãng mô tả là lớn nhất thế giới.

Chi tiết đáng chú ý:

• Nền tảng CoWoS kích thước 5,5 reticle đạt yield trên 98% theo Phó chủ tịch phát triển kinh doanh của TSMC.

Trong sản xuất chip, reticle là diện tích tối đa mà hệ thống quang khắc có thể xử lý trong một lần. Khi kết hợp nhiều khu vực reticle trong cùng một gói chip, CoWoS cho phép:

• ghép nhiều chiplet lớn
• tích hợp bộ nhớ băng thông cao (HBM)
• tạo ra các bộ xử lý AI khổng lồ

Điều này đặc biệt quan trọng vì giới hạn hiệu năng AI ngày nay thường nằm ở băng thông bộ nhớ và giao tiếp giữa chip, chứ không chỉ ở kích thước transistor.

Lộ trình CoWoS khổng lồ đến 2028–2029

TSMC cũng hé lộ kế hoạch mở rộng mạnh quy mô của nền tảng đóng gói AI trong vài năm tới.

Các báo cáo ngành cho thấy lộ trình có thể bao gồm:

• hệ thống khoảng 14 reticle vào năm 2028
• hệ thống khoảng 40 reticle vào năm 2029

Nếu đạt được, những cấu hình này sẽ cho phép tạo ra các bộ xử lý AI lớn hơn nhiều so với GPU hiện nay, biến công nghệ đóng gói trở thành một lớp kiến trúc hệ thống quan trọng.

Tiến trình 2nm đã bước vào sản xuất

Các công bố tại hội nghị cũng gắn liền với quá trình triển khai thế hệ sản xuất 2nm (N2) của TSMC.

• N2 bắt đầu sản xuất hàng loạt vào cuối năm 2025
• Nhu cầu thị trường rất cao, đặc biệt từ các hãng phát triển chip AI và điện thoại cao cấp

Điều này khiến TSMC phải mở rộng năng lực sản xuất để đáp ứng nhu cầu chip tiên tiến cho trung tâm dữ liệu AI và thiết bị thế hệ mới.

So sánh với tiến độ của Intel và Samsung

Trong cuộc đua bán dẫn, yếu tố quyết định không chỉ là thiết kế công nghệ mà còn là khả năng đưa tiến trình vào sản xuất ổn định.

Một số báo cáo gần đây cho thấy các đối thủ của TSMC vẫn đang gặp thách thức:

• Samsung: dây chuyền 2nm được cho là chỉ đạt khoảng 14% chip usable, cho thấy việc tăng yield vẫn rất khó khăn
• Intel: tiến trình 18A được cho là chậm khoảng 6 tháng, đẩy lùi mốc sản xuất khối lượng lớn

Những con số này đến từ báo cáo bên thứ ba và cần được xem xét thận trọng. Tuy vậy, chúng cho thấy mức độ khó của sản xuất bán dẫn ở các tiến trình tiên tiến nhất.

Xu hướng mới: đóng gói quan trọng ngang với transistor

Thông điệp lớn nhất từ Technology Symposium 2026 là: hiệu năng tính toán trong tương lai phụ thuộc vào hai yếu tố song song.

• Tiến trình angstrom như A13 và A12 tiếp tục thu nhỏ transistor
• Công nghệ đóng gói như CoWoS cho phép kết hợp nhiều chip khổng lồ thành một hệ thống duy nhất

Đối với các bộ xử lý AI – vốn yêu cầu kích thước die cực lớn và băng thông bộ nhớ khổng lồ – sự kết hợp này đang trở thành lợi thế cạnh tranh cốt lõi trong ngành sản xuất bán dẫn.

Theo lộ trình hiện tại, TSMC đặt mục tiêu duy trì vị thế dẫn đầu ở cả công nghệ tiến trình lẫn đóng gói chip ít nhất đến cuối thập kỷ này.