Theo nguồn tin chuỗi cung ứng, TSMC đặt mục tiêu nâng công suất 2nm lên 110.000 wafer/tháng và 3nm lên 210.000 wafer/tháng vào giữa năm 2027, từ khoảng 90.000 và hơn 180.000 wafer vào cuối năm 2026. Đợt tăng công suất dựa chủ yếu vào Đài Loan, gồm cả việc chuyển đổi một phần thiết bị 5nm sang 3nm; Arizona và Nhật Bả...
Đăng bởiBiên tập bằng GPT-5.6 TerraHình ảnh được tạo bằng GPT Image 2
Câu trả lời nghiên cứu

Create a landscape editorial hero image for this Studio Global article: What are TSMC’s reported advanced-chip manufacturing expansion plans through mid-2027 and beyond, including the targeted increases in monthl. Article summary: TSMC is reportedly planning a steep 2nm/3nm ramp through mid-2027, paired with more advanced packaging and a longer sub-2nm roadmap. The precise wafer-capacity figures are supply-chain reports—not figures directly confir. Topic tags: general, general web, user generated, news. Style: premium digital editorial illustration, source-backed research mood, clean composition, high detail, modern web publication hero. Use reference image context only for broad subject, composition, and topical grounding; do not copy the exact image. Avoid: logos, brand marks, copyrighted characters, real person likenesses, fake screenshots, UI text, readable text, watermarks, charts w
Các báo cáo từ chuỗi cung ứng cho thấy TSMC đang chuẩn bị một đợt mở rộng mạnh công suất chip tiên tiến nhằm đáp ứng nhu cầu AI và tính toán hiệu năng cao (HPC). Con số đáng chú ý nhất là 110.000 wafer 2nm/tháng và 210.000 wafer 3nm/tháng vào giữa năm 2027.
Tuy vậy, cần tách bạch giữa kế hoạch được báo cáo và hướng dẫn chính thức: TSMC chưa trực tiếp xác nhận các mục tiêu công suất theo tháng này. Các số liệu xuất phát từ nguồn tin chuỗi cung ứng được truyền thông dẫn lại. 17
19
Theo báo cáo được TrendForce trích dẫn, công suất 2nm hàng tháng của TSMC có thể tăng từ khoảng 90.000 wafer vào cuối năm 2026 lên 110.000 wafer vào giữa năm 2027, tương đương mức tăng khoảng 22%. Công suất 3nm trong cùng giai đoạn được cho là tăng từ hơn 180.000 lên 210.000 wafer/tháng, tức tăng trên 16%. 17
Nếu nhìn từ cuối năm 2025, quy mô tăng của 3nm còn lớn hơn: từ khoảng 120.000–130.000 wafer/tháng lên 210.000 wafer/tháng vào giữa năm 2027, tương đương xấp xỉ 70% nếu kế hoạch thành hiện thực. 20
Wafer là đĩa silicon dùng làm nền để chế tạo chip; vì vậy, công suất wafer/tháng là một chỉ báo về lượng chip mà các fab có thể xử lý, không phải số chip thành phẩm cố định.
Trong giai đoạn tăng tốc trước mắt, Đài Loan vẫn đóng vai trò trung tâm. Các báo cáo nêu Fab 22 tại Cao Hùng là một phần của quá trình mở rộng N2/A16, trong khi Fab 20 ở Tân Trúc cũng đang tăng công suất N2 và A16. 51
Với 3nm, TSMC được cho là chuyển đổi một phần thiết bị 5nm hiện hữu tại Đài Loan để phục vụ sản xuất 3nm. Việc tái cấu hình hạ tầng đã được kiểm định có thể giúp bổ sung sản lượng nhanh hơn so với chỉ xây fab hoàn toàn mới, dù TSMC chưa công bố chi tiết thiết bị được phân bổ cho từng cơ sở. 24
Mạng lưới ngoài Đài Loan cũng đang mở rộng:
Tỷ trọng công suất từ từng địa điểm và thời điểm cụ thể vẫn chưa rõ bằng các mục tiêu tổng công suất. Điều có thể thấy rõ là Đài Loan là trụ cột của đợt tăng tốc ngắn hạn, còn Arizona và Nhật Bản giúp TSMC mở rộng nền tảng sản xuất theo địa lý trong những năm tới.
TSMC đã nâng kế hoạch chi tiêu vốn năm 2026 lên 60–64 tỷ USD, viện dẫn nhu cầu mang tính cơ cấu, kéo dài nhiều năm từ AI và HPC. Công ty cho biết đang đẩy nhanh hiện diện sản xuất toàn cầu, bao gồm fab công nghệ tiên tiến và đóng gói tiên tiến tại Đài Loan, cùng các dự án mở rộng ở Arizona, Nhật Bản và Đức. 38
Đầu tư cho chip tiên tiến không chỉ là mở rộng diện tích nhà máy. Nó còn phụ thuộc vào máy quang khắc, thiết bị quy trình, vật liệu đủ chuẩn, quá trình cải thiện tỷ lệ chip đạt chuẩn và năng lực đóng gói phải bắt kịp những bộ xử lý AI ngày càng lớn.
Với nhiều bộ tăng tốc AI, chỉ có die logic tiên tiến là chưa đủ. Chúng còn cần đóng gói tiên tiến để liên kết die xử lý với bộ nhớ băng thông cao (HBM). Vì vậy, việc TSMC mở rộng CoWoS — viết tắt của Chip on Wafer on Substrate — gắn chặt với kế hoạch tăng công suất wafer.
TrendForce cho biết công suất CoWoS có thể gần như tăng gấp đôi vào năm 2028, nhưng đây cũng là ước tính dựa trên nguồn tin chuỗi cung ứng thay vì mục tiêu TSMC xác nhận trực tiếp. 17 Về phần mình, TSMC từng cho biết công suất CoWoS được dự báo tăng trưởng kép hằng năm trên 80% trong giai đoạn 2022–2027.
45
Arizona dự kiến cũng trở thành một mắt xích trong mạng lưới đóng gói này: theo một lãnh đạo TSMC được Reuters dẫn lời, công ty dự kiến mở nhà máy đóng gói chip tại Arizona vào năm 2029. 47
Lộ trình công nghệ công khai của TSMC đã đi xa hơn dòng N2/2nm:
Theo cách nhìn này, đợt tăng 2nm và 3nm không đơn thuần là phản ứng ngắn hạn trước cơn sốt AI. Đây là nền tảng sản xuất để TSMC chuyển tiếp sang các thế hệ quy trình dưới 2nm.
TSMC và ASML đã chính thức khởi động một sáng kiến ngành nhằm chuyển High-NA EUV từ mặt nạ quang khắc 6 inch hiện nay sang 12 inch. Hai bên đặt mục tiêu có dây chuyền thử nghiệm mặt nạ 12 inch vào năm 2031, và sẵn sàng hệ thống quang khắc hỗ trợ sản xuất nút công nghệ tiên tiến vào năm 2033. 2
High-NA EUV trước hết vẫn có thể được đưa vào sản xuất với mặt nạ 6 inch. Việc chuyển sang mặt nạ lớn hơn nhằm cải thiện năng suất fab, giảm chi phí chế tạo chip và xử lý các hạn chế liên quan đến kỹ thuật ghép vùng phơi sáng. 2
Các báo cáo cho biết TSMC nhắm tới sản xuất hàng loạt bằng High-NA EUV từ năm 2030. Điều đó đặt công nghệ này sau các mốc sản xuất A14, A13 và A12 đã công bố, thay vì là điều kiện tiên quyết cho những nút công nghệ ban đầu này. 3
11
Thông điệp chính khá rõ: TSMC đang đầu tư đồng thời vào sản xuất wafer và đóng gói tiên tiến để phục vụ nhu cầu AI/HPC kéo dài. Việc tăng chi tiêu vốn năm 2026, mở rộng Arizona và lộ trình công nghệ dài hạn đều đã được công bố hoặc báo cáo công khai. 38
47
11
Nhưng các số liệu thu hút sự chú ý nhất — 90.000 lên 110.000 wafer/tháng cho 2nm, và hơn 180.000 lên 210.000 wafer/tháng cho 3nm — hiện vẫn là thông tin từ chuỗi cung ứng. Chúng phản ánh quy mô và tốc độ mở rộng được kỳ vọng đến giữa năm 2027, song không nên được xem là hướng dẫn công suất chính thức của TSMC nếu chưa có cập nhật trực tiếp từ công ty. 17
19
Studio Global AI
Trang này bao gồm câu trả lời dựa trên nguồn mà bạn có thể tiếp tục bên trong Studio Global.
Theo nguồn tin chuỗi cung ứng, TSMC đặt mục tiêu nâng công suất 2nm lên 110.000 wafer/tháng và 3nm lên 210.000 wafer/tháng vào giữa năm 2027, từ khoảng 90.000 và hơn 180.000 wafer vào cuối năm 2026.
Theo nguồn tin chuỗi cung ứng, TSMC đặt mục tiêu nâng công suất 2nm lên 110.000 wafer/tháng và 3nm lên 210.000 wafer/tháng vào giữa năm 2027, từ khoảng 90.000 và hơn 180.000 wafer vào cuối năm 2026. Đợt tăng công suất dựa chủ yếu vào Đài Loan, gồm cả việc chuyển đổi một phần thiết bị 5nm sang 3nm; Arizona và Nhật Bản mở rộng dấu chân sản xuất về dài hạn.
Sau 2nm, TSMC dự kiến đưa A14 vào sản xuất năm 2028, rồi A13 và A12 vào năm 2029; lộ trình High NA EUV cùng ASML kéo dài sang thập niên tới với mặt nạ quang khắc 12 inch.