Intel 14A2 (1.4nm): Bước nhảy vọt về kiến trúc và cuộc đua với TSMC

Cuộc đua sản xuất chip 1.4nm đang nóng lên từng ngày. Intel, trong nỗ lực giành lại vị thế dẫn đầu, được cho là đang tính đến một thay đổi kiến trúc táo bạo trên biến thể 14A2 của mình: chuyển từ cấp nguồn mặt sau (backside power delivery) sang kiến trúc cấp nguồn hai mặt (dual-side power delivery) ^M. Động thái này nhằm đối phó với áp lực cạnh tranh khốc liệt từ TSMC và Samsung, đồng thời mở ra một chương mới cho ngành bán dẫn. Dưới đây là những phân tích chi tiết dựa trên các nguồn tin đã được kiểm chứng.

Bước chuyển mình về kiến trúc: Cấp nguồn từ cả hai phía

Node 14A cơ bản của Intel sử dụng công nghệ "PowerDirect" - mạng lưới cấp nguồn mặt sau (BSPDN), nơi các đường dẫn điện được bố trí ở mặt dưới của miếng bán dẫn ^ME. Biến thể 14A2 được cho là sẽ tiến xa hơn với kiến trúc cấp nguồn đồng thời từ cả mặt trước và mặt sau của chip ^M.

Mục tiêu của kiến trúc kép này là cho phép các bước kim loại (metal pitches) dày đặc hơn và mật độ bóng bán dẫn cao hơn so với 14A cơ bản ^M. Cụ thể:

• Bước kim loại M0 của 14A cơ bản: 28nm ^M.
• Bước kim loại M0 mục tiêu của 14A2: ~21nm, nhờ cải tiến kỹ thuật in khắc kép (double-patterning) được hỗ trợ bởi kiến trúc cấp nguồn mới ^M.

Vì 14A cơ bản đã hứa hẹn cải thiện mật độ chip lên tới ~30% so với Intel 18A, biến thể 14A2 có thể mang lại mức tăng mật độ lớn hơn nữa, mặc dù Intel chưa công bố con số chính xác ^ME.

Động lực đằng sau sự thay đổi

Sự thay đổi này được xem là phản ứng trực tiếp trước sức ép từ các đối thủ, đặc biệt là node A14 (1.4nm) của TSMC và SF1.4 của Samsung ^M. Khi cuộc đua 1.4nm ngày càng khốc liệt, Intel cần một điểm khác biệt về mật độ. Cấp nguồn hai mặt được cho là chìa khóa, dù nó đặt ra những thách thức kỹ thuật như tăng điện trở và yêu cầu các cấu trúc phân phối điện mới ^M.

Các mốc quan trọng trên lộ trình Intel 14A / 14A2

CEO Intel, Lip-Bu Tan, đã cập nhật lộ trình. Bảng dưới đây tổng hợp các cột mốc dựa trên các báo cáo gần đây:

Cột mốc	Thời gian	Nguồn tham khảo
Phát hành PDK 0.5 cho bên ngoài	Đầu năm 2026 (đã phát hành)	EWD
Phát hành PDK 0.9 cho bên ngoài	Tháng 10 năm 2026	EWD
Giai đoạn cam kết khách hàng	Nửa cuối 2026 – Nửa đầu 2027	B
Sản xuất thử nghiệm (Risk Production)	2028	EGBWS
Sản xuất hàng loạt (HVM)	2029	EGBWS

Tan gọi PDK 0.9 là "Chén Thánh" (Holy Grail) của quy trình 14A, nhấn mạnh đây là điểm kiểm tra quan trọng để thu hút khách hàng ^W. Lộ trình này bị chậm khoảng một năm so với kế hoạch trước đó, vốn đặt mục tiêu sản xuất thử nghiệm vào năm 2027 ^S.

So sánh lộ trình với TSMC và Samsung

Công ty	Tên node 1.4nm	Sản xuất thử nghiệm	Sản xuất hàng loạt (HVM)
Intel	14A / 14A2 (dự kiến)	2028	2029
TSMC	A14	Chưa xác định	2028 BBT
Samsung	SF1.4	Chưa xác định	Chưa xác định

TSMC có kế hoạch bắt đầu sản xuất quy trình A14 vào năm 2028, theo một báo cáo của Bloomberg ^BBT. Một điểm đáng chú ý là phiên bản đầu tiên của A14 sẽ không bao gồm cấp nguồn mặt sau; phiên bản có thanh ray nguồn mặt sau (A14P) dự kiến ra mắt vào năm 2029 ^T.

Samsung được nhắc đến trong bối cảnh cạnh tranh chung, nhưng các nguồn tin hiện tại không xác nhận lịch trình sản xuất cụ thể cho SF1.4 ^M.

Kết luận: Intel đặt mục tiêu sản xuất hàng loạt vào năm 2029, chậm hơn TSMC khoảng một năm. Tuy nhiên, CEO Tan cho rằng tiến độ của Intel đang bám sát TSMC, khi cả hai đều tập trung vào phân khúc 1.4nm ^W.

Tham vọng xa hơn: Node 10A và 7A

CEO Lip-Bu Tan cũng xác nhận rằng Intel đã bắt đầu phát triển các node quy trình vượt xa 14A ^G:

• 10A (tương đương 1nm) — đang trong giai đoạn phát triển ban đầu ^G.
• 7A (dưới 1nm) — cũng đang trong giai đoạn phát triển ban đầu ^G.

Thông tin này được Tan tiết lộ tại Hội nghị Công nghệ, Truyền thông và Viễn thông Toàn cầu lần thứ 54 của J.P. Morgan tại Boston, cho thấy Intel đang vạch ra một lộ trình đa thế hệ cho kỷ nguyên Angstrom ^G.

---

Tóm tắt

Node 14A cơ bản của Intel sử dụng bóng bán dẫn RibbonFET 2 thế hệ và công nghệ PowerDirect, hứa hẹn cải thiện mật độ chip tới 30% so với Intel 18A ^E. Biến thể 14A2 được đồn đại sẽ có kiến trúc cấp nguồn hai mặt và bước kim loại 21nm để cạnh tranh về mật độ ^M. Các mốc chính là PDK 0.9 ra mắt vào tháng 10/2026, sản xuất thử nghiệm vào năm 2028 và sản xuất hàng loạt vào năm 2029 ^EGBWS. Lộ trình này chậm hơn mục tiêu sản xuất A14 năm 2028 của TSMC khoảng một năm ^BB. Xa hơn nữa, Intel đã bắt tay vào phát triển các node 10A và 7A ^G.