Intel Nova Lake-S: Mọi thông tin rò rỉ về cấu hình lõi, bộ nhớ đệm bLLC 288 MB, socket LGA 1954 và lịch trình ra mắt năm 2027

Các vi xử lý desktop Nova Lake-S của Intel đang dần lộ diện như một trong những bước nhảy vọt về kiến trúc lớn nhất của đội Xanh trong nhiều năm trở lại đây. Những thông tin rò rỉ cho thấy sự gia tăng đáng kể về số lượng nhân, một công nghệ bộ nhớ đệm lớn mới (bLLC) nhằm cạnh tranh với 3D V-Cache của AMD, và một nền tảng hoàn toàn mới đòi hỏi bo mạch chủ mới. Dựa trên nhiều nguồn tin từ ngành và các leaker, dưới đây là bản tổng hợp đã được kiểm chứng về những gì đã biết và những gì vẫn chưa được xác nhận.

Công nghệ bLLC – Câu trả lời của Intel cho 3D V-Cache của AMD ^LWT

bLLC là viết tắt của Big Last-Level Cache (Bộ nhớ đệm lớn cuối cùng). Các rò rỉ đều mô tả đây là phản ứng trực tiếp của Intel trước công nghệ 3D V-Cache / X3D của AMD, nhằm mang lại sự gia tăng đáng kể về bộ nhớ đệm L3 cho các tác vụ chơi game và các ứng dụng nhạy cảm với bộ nhớ ^LWT. Dung lượng bộ nhớ đệm này không đồng nhất trên toàn bộ dòng sản phẩm mà được phân chia theo từng cấp độ SKU ^L:

• Core Ultra 9 (Cao cấp nhất): Lên tới 288 MB bLLC, đạt được nhờ thiết kế hai tile (2 × 144 MB) ^LWH.
• Core Ultra 7: Lên tới 144 MB bLLC, có thể chỉ trên một tile tính toán ^LIT.
• Các chi tiết về bLLC cho các phiên bản Core Ultra 5 và Core Ultra 3 thấp hơn ít được hỗ trợ bởi các rò rỉ hiện có, mặc dù một số báo cáo cho thấy bLLC có thể xuất hiện trên các SKU có hệ số nhân bị khóa (non-K) ^WI.

Vị trí của bLLC trên vòng bus (ringbus) trong mỗi tile tính toán cũng là một chi tiết kiến trúc đáng chú ý ^H. Các tuyên bố về hiệu năng của Intel so với dòng X3D của AMD vẫn chưa được xác minh qua các bài kiểm tra độc lập ^TT.

Cấu hình lõi và các biến thể công suất

Phiên bản cao cấp nhất – Thiết kế hai tile 52 nhân

SKU Nova Lake-S cao cấp nhất được đồn đoán có thiết kế hai tile tính toán với tổng cộng 52 nhân và 52 luồng (theo rò rỉ, siêu phân luồng đã bị loại bỏ ở thế hệ này) ^WYI. Các rò rỉ đều thống nhất về cấu hình này ^WYI:

• 16x nhân hiệu năng "Coyote Cove" (P-cores) ^WH
• 32x nhân hiệu suất "Arctic Wolf" (E-cores) ^WH
• 4x nhân E tiết kiệm điện (LP-E) ^WP
• Tổng cộng: 52 nhân, 52 luồng ^WPT

Một biến thể 42 nhân từng được đồn đoán trước đây sau đó đã được báo cáo là nâng cấp lên 44 nhân ^WIT. Cấu hình mới hơn được mô tả là 16 P-cores, 24 E-cores và 4 LP-E cores ^WI. Sự thay đổi này được cho là giúp giải phóng một tile tính toán hoàn chỉnh có thể được sử dụng cho các SKU khác ^T.

Phân khúc tầm trung – Thiết kế một tile

Bên dưới phiên bản cao cấp nhất, các SKU một tile tính toán dự kiến sẽ xuất hiện. Một cấu hình phổ biến được đồn đoán là phiên bản 28 nhân, thường được báo cáo là 8 P-cores + 16 E-cores + 4 LP-E cores ^WTT. Các phiên bản này dự kiến sẽ mang thương hiệu Core Ultra 7 và có 144 MB bLLC ^LF. Một cấu hình khác, có thể là phiên bản 24 nhân (4P+16E+4LPE), cũng đã được đề cập ^IT.

Phân khúc phổ thông

Chi tiết cho các mẫu Core Ultra 5 và Core Ultra 3 ít chắc chắn hơn, nhưng các rò rỉ gợi ý các cấu hình như 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE và 4P+4E+4LPE ^WPI. Hầu hết các phiên bản này dự kiến là một tile và không có bLLC ^L. Mức tiêu thụ điện năng cho các SKU tầm thấp này được đồn đoán là dưới 125W ^LP.

Công suất và khả năng tản nhiệt

Các rò rỉ chỉ ra rằng quản lý điện năng và tản nhiệt là một trọng tâm kỹ thuật lớn đối với phiên bản 52 nhân ^IL. Tại Computex 2026, những tin đồn trong ngành cho thấy chip này sẽ có khả năng ép xung đa nhân, đòi hỏi khả năng tản nhiệt đáng kể ^I. Các TDP cụ thể vẫn chưa được Intel xác nhận ^I.

Tổng quan dòng sản phẩm Nova Lake-S Desktop

Dòng sản phẩm Nova Lake-S dự kiến sẽ trải dài từ phân khúc phổ thông đến cao cấp, được phân chia dựa trên số lượng tile tính toán, dung lượng bộ nhớ đệm bLLC và số lượng nhân ^WLF:

Phân khúc	Cấu hình lõi rò rỉ	Bộ nhớ đệm bLLC	Ghi chú
Core Ultra 9	16P + 32E + 4LPE (52 nhân)	288 MB	Hai tile, cao cấp nhất LWH
Core Ultra 7	8P + 16E + 4LPE (28 nhân)	144 MB	Một tile, hiệu năng cao LFT
Core Ultra 5	8P + 12E/16E + 4LPE (24-28 nhân)	Không rõ / Không có	Tầm trung, có thể không có bLLC WI
Core Ultra 3	4P + 4E/8E + 4LPE (12-16 nhân)	Không có	Phổ thông, công suất thấp WP

Phần silicon tính toán cho phiên bản cao cấp nhất được báo cáo là sản xuất trên tiến trình N2P của TSMC ^WIH.

Nền tảng: Socket, Chipset và Bộ nhớ

Socket LGA 1954

Tất cả các rò rỉ đáng tin cậy đều chỉ ra một socket LGA 1954 mới cho Nova Lake-S, thay thế cho LGA 1851 được sử dụng bởi Arrow Lake-S ^IFE. Điều này có nghĩa là các bo mạch chủ hiện tại sẽ không tương thích ^IT.

Chipset dòng 900

Nền tảng này dự kiến sẽ ra mắt cùng với chipset dòng 900 của Intel ^IIL. Các tin đồn về phân khúc đam mê đặc biệt đề cập đến các bo mạch Z990 và Z970, cùng với một chipset chủ đạo là B960 ^WILF.

Hỗ trợ bộ nhớ – DDR5-8000

Nova Lake-S dự kiến sẽ hỗ trợ bộ nhớ DDR5-8000 một cách tự nhiên ^IFT. Đây là mức tăng 25% so với hỗ trợ DDR5-6400 tự nhiên của Arrow Lake-S ^T. Các mô-đun bộ nhớ có thể sử dụng các chuẩn CUDIMM và CQDIMM để đạt được các tần số cao hơn này ^F.

Dòng thời gian ra mắt: Dời sang CES 2027

Cửa sổ ra mắt của Nova Lake-S đã thay đổi nhiều lần, từ cuối năm 2026 sang đầu năm 2027, dựa trên nhiều báo cáo rò rỉ ^TIT:

• Rò rỉ ban đầu (2025): Nhắm mục tiêu ra mắt vào cuối năm 2026 hoặc trong năm 2026 ^TLW.
• Rò rỉ tháng 2 năm 2026: Một leaker nổi tiếng cho biết sự chậm trễ đến CES 2027 ^T.
• Tin đồn tại Computex 2026 (tháng 6 năm 2026): Các nguồn tin trong ngành gợi ý về việc ra mắt vào Q1 2027, với thông báo chính thức dự kiến tại CES 2027 và có sẵn trên thị trường vài tuần sau đó ^I. Một số báo cáo cho thấy phiên bản 52 nhân có thể đến sau 2-3 tháng kể từ khi ra mắt phiên bản 28 nhân, có thể là vào khoảng Computex 2027 ^W.

Đánh giá hiện tại: Sự đồng thuận từ các rò rỉ cho thấy sự kiện ra mắt vào Q1 2027 tại CES 2027 là khả năng cao nhất, sau đó là bán lẻ ^I. Intel vẫn chưa chính thức xác nhận bất kỳ ngày tháng nào ^I.

Lưu ý quan trọng

• Không có gì được Intel xác nhận chính thức. Các chi tiết cụ thể về socket, bo mạch chủ và chipset đầu tiên vẫn chỉ ở mức rò rỉ ^I.
• Dòng thời gian ra mắt đã thay đổi nhiều lần và có thể tiếp tục thay đổi ^IT.
• Hiệu năng của bLLC so với 3D V-Cache của AMD hoàn toàn chưa được kiểm chứng cho đến khi có các bài kiểm tra độc lập ^TT.
• Một số rò rỉ không thống nhất về số lượng nhân cụ thể và tên SKU, vì vậy hãy coi các chi tiết về dòng sản phẩm là mang tính suy đoán ^WW.