Huawei dùng LogicFolding xếp chồng chip 3D để giảm điện năng Kirin 2026 như thế nào?

Huawei đang đặt cược vào một hướng tăng trưởng chip khác với cách thu nhỏ transistor truyền thống: tổ chức lại đường đi vật lý của tín hiệu và tích hợp 3D. Với Kirin 2026, hãng gọi phương pháp này là LogicFolding: tách các phần mạch sang hai lớp silicon hoạt động, ghép mặt đối mặt bằng liên kết lai (hybrid bonding) mật độ cao. Mục tiêu là đặt các khối thường xuyên trao đổi dữ liệu gần nhau hơn, để tín hiệu không phải đi vòng xa. 23

Cần phân biệt rõ: các mức cải thiện được nêu dưới đây là tuyên bố của Huawei, dựa trên phương pháp đo và đối chiếu của hãng với Kirin 9030 Pro. Chúng không đồng nghĩa Huawei đã sở hữu một tiến trình quang khắc mới tương đương, cũng không có nghĩa mọi loại tác vụ đều sẽ hưởng lợi như nhau. 23

LogicFolding thay đổi điều gì?

Chip phẳng truyền thống bố trí phần lớn logic trên một mặt silicon. Khi thiết kế lớn dần, dữ liệu và xung nhịp phải chạy qua những đường kim loại ngang ngày càng dài. LogicFolding chia mạch số, mạch tương tự và bộ nhớ sang các lớp hoạt động xếp theo chiều dọc; các liên kết lai tạo ra rất nhiều điểm kết nối dọc giữa hai lớp này. 23

Các báo cáo dựa trên tài liệu Tau Scaling của Huawei cho biết Kirin 2026 sử dụng bước nối hybrid bonding khoảng 1,5 micromet, cùng khoảng 50 triệu kết nối dọc. Theo cách đo của Huawei, mật độ transistor tăng từ 155 MTr/mm² lên 238 MTr/mm², tương ứng mức tăng khoảng 53,5% đến 55%, trong khi vẫn dùng cùng nút tiến trình với Kirin 9030 Pro. 35

Vì vậy, nên gọi đây là mật độ hiệu dụng: phần tăng không nhất thiết đến từ transistor nhỏ hơn, mà đến từ việc thay đổi vị trí đặt mạch và cách nối chúng.

Vì sao dây ngắn hơn có thể giảm điện và cải thiện tốc độ?

Lập luận kỹ thuật cốt lõi là các liên kết kim loại dài có điện trở và điện dung. Tín hiệu chạy trên dây dài sẽ mất thời gian lan truyền; đồng thời, mỗi lần nạp rồi xả điện dung của dây đều tiêu tốn năng lượng động.

Khi đặt các khối logic liên kết chặt ở hai lớp đối diện nhau, Huawei muốn thay một số đường nối ngang dài bằng các bước nhảy dọc rất ngắn. Về nguyên lý, điều này có thể:

• giảm độ trễ trên các đường thời gian quan trọng;
• rút ngắn mạng phân phối xung nhịp;
• giảm số bộ lặp tín hiệu và bộ đệm xung nhịp;
• giảm điện dung của liên kết; và
• tạo thêm biên độ thời gian, hoặc đạt hiệu năng tương tự ở điện áp thấp hơn.

Đây là nền tảng cho cách Huawei diễn giải Tau (τ) Scaling: tiến bộ không chỉ được đo bằng kích thước transistor, mà còn bằng thời gian tín hiệu di chuyển qua mạch và hệ thống. Huawei mô tả LogicFolding là một cách nén độ trễ lan truyền tín hiệu, đồng thời cải thiện mật độ và hiệu quả năng lượng.

Trọng tâm là chi phí đưa dữ liệu đi lại trong chip

Huawei không nói việc chuyển mạch transistor là miễn phí. Ý của hãng là trong các bộ xử lý hiện đại lớn, việc đưa dữ liệu đi qua các khối mạch và phân phối xung nhịp có thể chiếm phần đáng kể trong công suất động. Mỗi lần tín hiệu đi qua đường kim loại dài, hay cần một bộ đệm để đẩy tín hiệu đi tiếp, đều làm tăng hoạt động chuyển mạch.

Do đó, tính cục bộ về mặt vật lý trở nên quan trọng: nếu khối tạo dữ liệu và khối sử dụng dữ liệu được đặt gần nhau hơn, chip có thể tốn ít thời gian và năng lượng hơn cho việc vận chuyển tín hiệu. LogicFolding, vì thế, không chỉ là công nghệ đóng gói mà còn là chiến lược tối ưu vị trí của dữ liệu. 2

Kirin 2026: các mức cải thiện Huawei công bố

So sánh của Huawei với Kirin 9030 Pro là so sánh ở cùng mức hiệu năng. Hãng cho biết kiến trúc mới có thể giảm 41% tổng điện năng khi đạt hiệu năng tương đương, trong khi tăng mật độ transistor đo được khoảng 55%. Huawei cũng báo cáo mật độ công suất giảm 5,6% trong các điều kiện vận hành đã nêu. 47

Các báo cáo về tài liệu của Huawei còn đề cập mức giảm lớn hơn ở các khối tính toán song song: NPU giảm 66% điện năng, GPU giảm 58% và nhân lớn CPU giảm 41% so với thiết kế phẳng trước đó trong phép so sánh được trích dẫn. 1

Mô hình này có cơ sở về mặt kiến trúc. NPU và GPU thường có nhiều đơn vị đều đặn, hoạt động song song và trao đổi dữ liệu dày đặc; vì vậy, có nhiều cơ hội hơn để đặt gần nhau các khối tạo dữ liệu, khối tiêu thụ và vùng lưu trữ cục bộ. CPU cũng hưởng lợi từ dây ngắn hơn, nhưng bị ràng buộc nhiều hơn bởi chuỗi phụ thuộc lệnh.

Vì sao CPU khó hưởng lợi bằng NPU và GPU?

CPU thường xử lý chuỗi lệnh tuần tự: kết quả của lệnh này có thể là đầu vào bắt buộc của lệnh tiếp theo. Chuỗi phụ thuộc đó giới hạn mức độ một tác vụ có thể được chia nhỏ hay phân tán tự do giữa các vùng vật lý của chip.

Xếp chồng 3D vẫn có thể giảm chi phí dây dẫn và phân phối xung nhịp ở một số phần, nhưng không thể xóa bỏ yêu cầu phải chờ kết quả của các lệnh phụ thuộc. Đây là một cách lý giải cho việc mức giảm điện năng CPU mà Huawei báo cáo thấp hơn các mức dành cho NPU và GPU. 1

Đánh đổi kỹ thuật: nhiệt, tỷ lệ thành phẩm và chi phí

Xếp chồng các lớp logic hoạt động tạo ra nhiều bài toán khó. Nhiệt cần được thoát ra khỏi các lớp hoạt động dày đặc; cấp nguồn, kiểm thử, sửa lỗi và gỡ lỗi cũng phức tạp hơn. Sai lệch căn chỉnh giữa các wafer và lỗi liên kết có thể ảnh hưởng tới tỷ lệ thành phẩm, trong khi thiết kế nhiều tầng có thể tăng chi phí quy trình lẫn đóng gói.

Các yếu tố này rất quan trọng vì giá trị thực của tích hợp 3D phụ thuộc vào khả năng sản xuất hàng loạt ổn định, đáng tin cậy — chứ không chỉ là một kết quả thiết kế vật lý hấp dẫn. Reuters nhận định cách tiếp cận rộng hơn của Huawei có thể là đường đi để giảm bớt một số hạn chế do lệnh trừng phạt gây ra, nhưng liệu đó có phải bước đột phá thực sự hay không vẫn chưa ngã ngũ.

Kirin 2027 được Huawei đặt mục tiêu gì?

Bước tiếp theo trong lộ trình của Huawei tham vọng hơn: bước nối hybrid bonding 1 micromet và hơn 100 triệu kết nối dọc cho Kirin 2027. Hãng cũng nêu mục tiêu giảm 47% điện năng ở cùng hiệu năng, cùng đích dài hạn là bước kim loại lớp trên cùng 720 nm mà vẫn duy trì trên 100 triệu liên kết dọc. Đây là các mục tiêu hướng tới tương lai, chưa phải kết quả độc lập của một sản phẩm thương mại đã xuất xưởng. 15

Bước nối mịn hơn có thể giúp kết nối dọc hữu ích cho phần lớn logic hơn trong chip. Nhưng đổi lại, nó đặt ra yêu cầu cao hơn về căn chỉnh, kiểm soát lỗi, công cụ thiết kế, quản lý nhiệt và kiểm thử.

Ý nghĩa trong bối cảnh hạn chế xuất khẩu

LogicFolding hấp dẫn về mặt chiến lược vì nó tìm kiếm cải thiện mà không chỉ phụ thuộc vào việc tiếp cận thiết bị quang khắc mới nhất. Dù vậy, nó không khiến các hạn chế sản xuất biến mất. Các biện pháp kiểm soát xuất khẩu bán dẫn tiên tiến của Mỹ vẫn bao trùm những nhóm chip, thiết bị và công nghệ liên quan đến sản xuất chip nút tiến trình cao ở Trung Quốc.

Vì thế, nên hiểu cách tiếp cận 3D của Huawei là một con đường mở rộng quy mô bổ trợ: nó có thể khai thác tốt hơn năng lực của một công nghệ tiến trình nhất định, nhưng vẫn đòi hỏi năng lực cao về liên kết, đo kiểm chính xác, tự động hóa thiết kế điện tử và vận hành sản xuất.

Kết luận

Đề xuất Kirin 2026 của Huawei chuyển trọng tâm mở rộng năng lực chip sang rút ngắn quãng đường tín hiệu phải đi. Hai lớp silicon hoạt động ghép bằng hybrid bonding có thể tăng mật độ bố trí, đồng thời giảm độ trễ và năng lượng gắn với liên kết dài — đặc biệt ở các khối song song, di chuyển dữ liệu nhiều như NPU và GPU.

Các con số nổi bật, gồm mật độ transistor hiệu dụng cao hơn khoảng 55% và điện năng thấp hơn 41% ở cùng hiệu năng, hiện vẫn là tuyên bố do Huawei công bố. Phép thử quyết định sẽ là liệu kiến trúc này có đáp ứng các mục tiêu về hiệu suất năng lượng, nhiệt, tỷ lệ thành phẩm và chi phí trong chip di động được sản xuất quy mô lớn hay không. 237