Khi vỏ chip trở thành một phần của hệ thống tản nhiệt

Mật độ transistor tăng nhanh đồng nghĩa với việc nhiều chức năng tính toán hơn được dồn vào một diện tích die nhỏ hơn. Khi công suất tiêu thụ cũng tăng, lớp vỏ bảo vệ chip không còn là một bộ phận thụ động mà trở thành một mắt xích quan trọng trong bài toán tản nhiệt.

Huatian Technology cho biết họ đã xây dựng năng lực thiết kế và mô phỏng nhiệt toàn quy trình cho công nghệ đóng gói fan-out, với mục tiêu xử lý nhiệt ngay từ giai đoạn kiến trúc thay vì chờ đến sau khi lắp ráp mới tìm cách khắc phục. 8

Vì sao thiết kế nhiệt của gói chip ngày càng quan trọng?

Nhiệt độ junction của chip không chỉ phụ thuộc vào silicon. Nhiệt phải đi qua toàn bộ chuỗi truyền nhiệt, gồm die attach và vật liệu đúc khuôn, các lớp tái phân phối kim loại (RDL), bề mặt gói chip, PCB, vật liệu giao diện nhiệt, heatsink và luồng không khí.

Nếu chuỗi này có điện trở nhiệt cao hoặc hình thành các điểm nóng, chip có thể phải hoạt động ở nhiệt độ cao hơn, làm giảm biên độ an toàn và độ tin cậy. Ứng suất nhiệt kéo dài cũng có thể liên quan đến hiện tượng mỏi mối nối, bong tách vật liệu, chênh lệch giãn nở nhiệt và cong vênh.

Nói cách khác, khi công suất được tập trung vào một vùng die nhỏ, việc chọn kiểu đóng gói có thể ảnh hưởng trực tiếp đến khả năng duy trì hiệu năng và tuổi thọ của thiết bị.

SOP, QFP và QFN có giới hạn gì?

Các kiểu đóng gói truyền thống như SOP và QFP thường truyền phần lớn nhiệt qua chân linh kiện và leadframe. Điều này tạo ra đường truyền nhiệt tương đối dài và bị giới hạn về hình học. Huatian đối chiếu những cấu trúc này với FOPLP, vốn được thiết kế không cần substrate truyền thống và có đường truyền nhiệt ngắn hơn. 6

Tuy nhiên, cần đánh giá QFN một cách thận trọng. QFN có exposed pad hoặc power-QFN vẫn có thể tạo ra đường truyền nhiệt hiệu quả xuống PCB. Khả năng tản nhiệt của nó phụ thuộc vào hình học leadframe, kích thước thermal pad, diện tích đồng, số lượng via và năng lực khuếch tán nhiệt của bo mạch.

Vì vậy, không thể kết luận rằng mọi gói QFN đều kém về nhiệt. Giới hạn thực sự phụ thuộc vào công suất của die và hệ thống mà linh kiện được lắp vào.

FOPLP có thể cải thiện đường truyền nhiệt ra sao?

Trong fan-out packaging, các kết nối của die được mở rộng ra bên ngoài thông qua các lớp RDL, thay vì phụ thuộc hoàn toàn vào một substrate đóng gói truyền thống. Cách tiếp cận này hỗ trợ mật độ kết nối cao hơn và độ tự cảm thấp hơn so với một số kiến trúc cũ. 4

Một cấu trúc FOPLP thường hướng đến các đặc điểm:

• không sử dụng substrate đóng gói truyền thống;
• mật độ I/O cao;
• kiểu dáng mỏng;
• RDL đảm nhiệm kết nối điện và có thể hỗ trợ khuếch tán nhiệt;
• vật liệu và hình học gói chip được tối ưu đồng thời.

Fraunhofer IZM mô tả fan-out là kiểu đóng gói không có substrate, có tiềm năng thu nhỏ đáng kể và điện trở nhiệt thấp. Trong khi đó, công nghệ InFO của TSMC cho thấy RDL mật độ cao có thể được dùng trong các ứng dụng di động và điện toán hiệu năng cao. 1213

Dù vậy, độ mỏng và mật độ I/O cao không tự động đồng nghĩa với hiệu năng nhiệt tốt hơn. Kết quả còn phụ thuộc vào việc các đường đồng, vật liệu đúc khuôn, mặt sau die, heat spreader và PCB có thực sự tạo thành một đường thoát nhiệt hiệu quả hay không.

Mỗi ứng dụng cần một cách tối ưu khác nhau

Fan-out packaging đã được sử dụng trong các ứng dụng di động và không dây, đồng thời đang mở rộng sang điện tử ô tô và thiết bị y tế. Các nền tảng fan-out mật độ cao cũng được định hướng cho thiết bị di động và điện toán hiệu năng cao. 113

Giá trị nhiệt của FOPLP thay đổi tùy theo hệ thống:

• Thiết bị di động: Ưu tiên độ mỏng và khả năng phân tán nhiệt trong không gian chassis hạn chế, thường không có heatsink lớn.
• Điện tử ô tô: Gói chip phải chịu được nhiều chu kỳ nhiệt lặp lại và các biến thiên nhiệt độ lớn.
• Điện toán hiệu năng cao: Tổng công suất cao hơn rất nhiều, nên gói chip có thể vẫn cần lid, cold plate hoặc hạ tầng làm mát bên ngoài. FOPLP không thể tự mình thay thế thiết kế nhiệt ở cấp độ hệ thống.

Điện trở nhiệt không giống tham số đặc tính nhiệt

Một điểm dễ gây nhầm lẫn trong đánh giá gói chip là sự khác nhau giữa điện trở nhiệt θ và các tham số đặc tính nhiệt Ψ.

Điện trở nhiệt mô tả một điều kiện truyền nhiệt được xác định cụ thể. Chẳng hạn, RθJC mô tả đường truyền từ junction đến case khi nhiệt được chủ động dẫn ra bề mặt case, như trong phép thử với tấm nhiệt hoặc heatsink.

Trong một bo mạch thực tế, nhiệt có thể phân bổ đồng thời lên phía trên gói chip, xuống PCB, qua bi hoặc chân linh kiện và ra môi trường. Điều kiện này khác với phép thử RθJC, nơi đường thoát nhiệt qua case được kiểm soát.

Vì vậy, công thức:

Tj = Tc + P × RθJC

không nên được dùng mặc định để ước tính nhiệt độ junction trong mọi tình huống. Theo hướng dẫn của Texas Instruments, các tham số đặc tính nhiệt ΨJT và ΨJB thường thuận tiện hơn khi ước tính nhiệt độ junction của linh kiện được gắn trên bo mạch. 13

Trong điều kiện đo phù hợp, kỹ sư có thể sử dụng các quan hệ như:

Tj ≈ Ttop + P × ΨJT
Tj ≈ Tboard + P × ΨJB

ΨJT và ΨJB không phải là các điện trở nhiệt một chiều cơ bản. Đây là các tham số đặc tính phụ thuộc vào bố trí, phương pháp đo và hệ thống mà chúng được áp dụng.

“Thiết kế toàn quy trình” của Huatian có ý nghĩa gì?

Theo mô tả của Huatian, cách tiếp cận này bao gồm lựa chọn vật liệu, thiết kế wiring và cấu trúc gói chip, kết hợp mô phỏng đa vật lý để cải thiện khả năng tản nhiệt và độ tin cậy dài hạn. 8

Ở góc độ kỹ thuật, một quy trình như vậy cần xem xét đồng thời nhiều yếu tố:

• lựa chọn vật liệu đúc khuôn, die attach và vật liệu giao diện nhiệt;
• điều chỉnh độ dày, vị trí của các lớp RDL bằng đồng để tạo đường khuếch tán nhiệt;
• phát hiện và hạn chế các điểm nóng;
• mô phỏng kết hợp dẫn nhiệt, tổn hao điện và mật độ dòng điện;
• kiểm soát cong vênh và sự không tương thích về hệ số giãn nở nhiệt;
• đánh giá độ mỏi sau nhiều chu kỳ nhiệt.

Các cấu trúc panel-level packaging lớn và mỏng càng làm cho phân tích nhiệt-cơ trở nên quan trọng. Những nghiên cứu về FOPLP đã xem xét sự thay đổi của vật liệu và độ cong vênh trong quá trình làm nguội. Cong vênh và hiện tượng die bị xê dịch vẫn là những thách thức đã được ghi nhận đối với độ tin cậy của công nghệ này. 3

Kết luận: lời hứa về FOPLP vẫn cần số liệu đo thực tế

FOPLP cho Huatian một cách tiếp cận ở cấp độ kiến trúc: loại bỏ hoặc giảm bớt các lớp cấu trúc không cần thiết, tận dụng RDL cho kết nối mật độ cao và khả năng khuếch tán nhiệt, đồng thời tối ưu vật liệu và hình học trước khi gói chip hoàn thiện. Đây là những lợi thế hợp lý của fan-out packaging và phù hợp với định hướng chung của công nghệ. 812

Tuy nhiên, các đặc điểm đó chưa tự chứng minh rằng một sản phẩm cụ thể của Huatian có hiệu năng nhiệt tốt hơn ở mức nào. Trong các tài liệu hiện có, công ty chưa công bố những số liệu độc lập được xác minh về điện trở nhiệt, nhiệt độ junction hoặc tuổi thọ sản phẩm.

Đánh giá có ý nghĩa phải dựa trên nhiệt độ junction đo được và kết quả thử nghiệm độ tin cậy trong đúng điều kiện ứng dụng: loại PCB cụ thể, bản đồ phân bổ công suất, giới hạn làm mát, luồng không khí và biên dạng chu kỳ nhiệt.

Câu hỏi quan trọng không chỉ là một gói chip có RθJC bao nhiêu, mà là toàn bộ hệ thống có giữ chip trong giới hạn nhiệt cho phép trong suốt vòng đời hay không.