Обмеження пропозиції, що залишаються: пам'ять та ABF-підкладки

Хе Цзюнь прямо зазначив, що «вузьке місце» зміщується вгору по ланцюжку постачання від власних потужностей CoWoS TSMC:

• Пам'ять HBM: пропозиція HBM фактично розпродана до кінця 2026 року в усіх трьох основних виробників DRAM (SK hynix, Samsung, Micron) . Існує додатковий ризик виходу придатних для HBM4E з 12 стеків; ходять чутки, що деякі клієнти можуть перейти на конфігурації з 8 стеків, що зменшить ефективний обсяг пам'яті на один корпус приблизно на 33% .
• ABF-підкладки (Ajinomoto Build-up Film): ABF-підкладки залишаються критичним вузьким місцем для багатошарових flip-chip корпусів. Потужності CoWoS TSMC самі по собі повністю завантажені до 2026 року і значною мірою до 2027 року, з термінами виконання замовлень на AI-пакування 52–78 тижнів . Недостатність пропозиції ABF-підкладок є серйозним структурним обмеженням, яке лімітує кількість корпусів, які TSMC може відвантажити, незалежно від наявності ліній CoWoS .

Плани масштабування: від 5,5x до 14x ретикла до 2028–2029 років

TSMC представила агресивну дорожню карту розмірів ретиклів із приблизним темпом «одне покоління на рік»:

Очікується, що 14-кратний ретикл CoWoS інтегруватиме приблизно 10 великих обчислювальних кристалів і 20 стеків пам'яті HBM в одному корпусі, фактично перетворюючи корпус на системний обчислювальний субстрат . Деякі джерела вказують на 2028 рік для 14-кратного ретикла, тоді як інші (включно з презентацією Хе Цзюня) посилаються на 2029 рік для комерційного виробництва. Ця розбіжність, імовірно, відображає початок проєктування (tape-out) у 2028 році та нарощування обсягів (volume ramp) у 2029 році .

Ключові технічні виклики масштабування

Масштабування до 14-кратного ретикла (і далі) створює кілька фізичних і технологічних перешкод:

• Викривлення/механічне напруження: більша площа корпусу створює значне прогинання та напруження на інтерпозері, підкладці та стеку кристалів, що вимагає передових матеріалів і контролю процесу .
• Цілісність сигналу та щільність з'єднань: підтримка високошвидкісних з'єднань із низькою затримкою на площі, втричі більшій, вимагає вдосконалення мікроконтактів (micro-bumps), кремнієвих перехідних отворів (TSV) і шарів перерозподілу .
• Подача живлення та терморегулювання: корпус 14x, що вміщує ~10 великих обчислювальних кристалів і 20 стеків HBM, споживатиме надзвичайно багато енергії, що потребуватиме нових рішень для охолодження та мереж розподілу живлення .
• Зшивання літографії (stitching): корпуси, більші за один експонований ретикл, потребують точного багаторазового зшивання, що є ключовим виробничим викликом для виходу придатних у масштабі .
• Доступність підкладок: більші корпуси потребують більших ABF-підкладок із більшою кількістю шарів — саме того компонента, який уже є в найдефіцитнішій пропозиції .

TSMC вважає, що CoWoS на рівні пластини (wafer-level), а не на рівні панелі (panel-level), залишається найкращим шляхом для цих найбільших з'єднань, оскільки технології панельного рівня поки що не можуть зрівнятися зі щільністю з'єднань CoWoS .

Конкурентна позиція vs Intel

Розкриття інформації TSMC на OCP APAC безпосередньо контрастує з зусиллями Intel у сфері пакування:

• Розрив у виході придатних: численні галузеві джерела повідомляють, що конкуруюча технологія Intel EMIB-T (Embedded Multi-Die Interconnect Bridge) все ще намагається досягти 90% виходу, тоді як CoWoS від TSMC вже перевищив 98% у серійному виробництві . Це розрив у понад 8 відсоткових пунктів у масштабі.
• Дорожня карта розмірів ретиклів: TSMC націлюється на 14-кратний ретикл (~12 000 мм²) до 2028–2029 років. Intel публічно обіцяла 12-кратний ретикл в аналогічні терміни, що робить цільову площу TSMC приблизно на 15–20% більшою .
• Потужності та екосистема: TSMC розширила потужності CoWoS на 106% у 2025 році та збільшила капітальні витрати на 2026 рік до рекордних $60–64 мільярдів, частково для фінансування подальшого розширення пакування . Потужності CoWoS розпродані до 2027 року, що означає, що клієнти TSMC (Nvidia, AMD, Broadcom тощо) «прив'язані» до екосистеми пакування TSMC — це структурний рів .
• Позиція Intel: контрактний бізнес Intel з пакування (включаючи EMIB-T) все ще перебуває на етапі нарощування виходу придатних і ще не досяг порівнянного виробничого масштабу. Розрив у виході придатних і потужностях означає, що TSMC залишається домінуючим постачальником передового пакування для високопродуктивних ШІ-прискорювачів у найближчій перспективі.

Підсумок

5,5-кратний ретикл CoWoS від TSMC досяг 98–99% виходу придатних у серійному виробництві, змістивши вузьке місце постачання ШІ-чіпів з власних ліній пакування TSMC на постачання пам'яті HBM та ABF-підкладок. Компанія планує масштабування до 14-кратного ретикла (~12 000 мм²) до 2028–2029 років, здатного інтегрувати ~10 обчислювальних кристалів і 20 стеків HBM — але стикається зі значними механічними, тепловими та субстратними викликами. Порівняно з Intel EMIB-T (з оціночним виходом ~90%), TSMC має переконливу перевагу у виході придатних, масштабі та потужностях у передовому пакуванні для ШІ.

Обмеження пропозиції, що залишаються: пам'ять та ABF-підкладки

Хе Цзюнь прямо зазначив, що «вузьке місце» зміщується вгору по ланцюжку постачання від власних потужностей CoWoS TSMC:

• Пам'ять HBM: пропозиція HBM фактично розпродана до кінця 2026 року в усіх трьох основних виробників DRAM (SK hynix, Samsung, Micron) . Існує додатковий ризик виходу придатних для HBM4E з 12 стеків; ходять чутки, що деякі клієнти можуть перейти на конфігурації з 8 стеків, що зменшить ефективний обсяг пам'яті на один корпус приблизно на 33% .
• ABF-підкладки (Ajinomoto Build-up Film): ABF-підкладки залишаються критичним вузьким місцем для багатошарових flip-chip корпусів. Потужності CoWoS TSMC самі по собі повністю завантажені до 2026 року і значною мірою до 2027 року, з термінами виконання замовлень на AI-пакування 52–78 тижнів . Недостатність пропозиції ABF-підкладок є серйозним структурним обмеженням, яке лімітує кількість корпусів, які TSMC може відвантажити, незалежно від наявності ліній CoWoS .

Плани масштабування: від 5,5x до 14x ретикла до 2028–2029 років

TSMC представила агресивну дорожню карту розмірів ретиклів із приблизним темпом «одне покоління на рік»:

Очікується, що 14-кратний ретикл CoWoS інтегруватиме приблизно 10 великих обчислювальних кристалів і 20 стеків пам'яті HBM в одному корпусі, фактично перетворюючи корпус на системний обчислювальний субстрат . Деякі джерела вказують на 2028 рік для 14-кратного ретикла, тоді як інші (включно з презентацією Хе Цзюня) посилаються на 2029 рік для комерційного виробництва. Ця розбіжність, імовірно, відображає початок проєктування (tape-out) у 2028 році та нарощування обсягів (volume ramp) у 2029 році .

Ключові технічні виклики масштабування

Масштабування до 14-кратного ретикла (і далі) створює кілька фізичних і технологічних перешкод:

• Викривлення/механічне напруження: більша площа корпусу створює значне прогинання та напруження на інтерпозері, підкладці та стеку кристалів, що вимагає передових матеріалів і контролю процесу .
• Цілісність сигналу та щільність з'єднань: підтримка високошвидкісних з'єднань із низькою затримкою на площі, втричі більшій, вимагає вдосконалення мікроконтактів (micro-bumps), кремнієвих перехідних отворів (TSV) і шарів перерозподілу .
• Подача живлення та терморегулювання: корпус 14x, що вміщує ~10 великих обчислювальних кристалів і 20 стеків HBM, споживатиме надзвичайно багато енергії, що потребуватиме нових рішень для охолодження та мереж розподілу живлення .
• Зшивання літографії (stitching): корпуси, більші за один експонований ретикл, потребують точного багаторазового зшивання, що є ключовим виробничим викликом для виходу придатних у масштабі .
• Доступність підкладок: більші корпуси потребують більших ABF-підкладок із більшою кількістю шарів — саме того компонента, який уже є в найдефіцитнішій пропозиції .

TSMC вважає, що CoWoS на рівні пластини (wafer-level), а не на рівні панелі (panel-level), залишається найкращим шляхом для цих найбільших з'єднань, оскільки технології панельного рівня поки що не можуть зрівнятися зі щільністю з'єднань CoWoS .

Конкурентна позиція vs Intel

Розкриття інформації TSMC на OCP APAC безпосередньо контрастує з зусиллями Intel у сфері пакування:

• Розрив у виході придатних: численні галузеві джерела повідомляють, що конкуруюча технологія Intel EMIB-T (Embedded Multi-Die Interconnect Bridge) все ще намагається досягти 90% виходу, тоді як CoWoS від TSMC вже перевищив 98% у серійному виробництві . Це розрив у понад 8 відсоткових пунктів у масштабі.
• Дорожня карта розмірів ретиклів: TSMC націлюється на 14-кратний ретикл (~12 000 мм²) до 2028–2029 років. Intel публічно обіцяла 12-кратний ретикл в аналогічні терміни, що робить цільову площу TSMC приблизно на 15–20% більшою .
• Потужності та екосистема: TSMC розширила потужності CoWoS на 106% у 2025 році та збільшила капітальні витрати на 2026 рік до рекордних $60–64 мільярдів, частково для фінансування подальшого розширення пакування . Потужності CoWoS розпродані до 2027 року, що означає, що клієнти TSMC (Nvidia, AMD, Broadcom тощо) «прив'язані» до екосистеми пакування TSMC — це структурний рів .
• Позиція Intel: контрактний бізнес Intel з пакування (включаючи EMIB-T) все ще перебуває на етапі нарощування виходу придатних і ще не досяг порівнянного виробничого масштабу. Розрив у виході придатних і потужностях означає, що TSMC залишається домінуючим постачальником передового пакування для високопродуктивних ШІ-прискорювачів у найближчій перспективі.

Підсумок

5,5-кратний ретикл CoWoS від TSMC досяг 98–99% виходу придатних у серійному виробництві, змістивши вузьке місце постачання ШІ-чіпів з власних ліній пакування TSMC на постачання пам'яті HBM та ABF-підкладок. Компанія планує масштабування до 14-кратного ретикла (~12 000 мм²) до 2028–2029 років, здатного інтегрувати ~10 обчислювальних кристалів і 20 стеків HBM — але стикається зі значними механічними, тепловими та субстратними викликами. Порівняно з Intel EMIB-T (з оціночним виходом ~90%), TSMC має переконливу перевагу у виході придатних, масштабі та потужностях у передовому пакуванні для ШІ.