Вертикальний стрибок Samsung: перший у світі 3D-транзистор із рекордним кроком затвора 42 нм

Інновація Samsung полягає в тому, щоб повністю оминути цю проблему. Замість розташування транзисторів NMOS та PMOS поруч, нова архітектура 3DSFET розташовує їх вертикально, один над одним. Це означає, що критичний ізоляційний шар між двома типами транзисторів стає вертикальною структурою, яка не займає жодної додаткової площі на кристалі. Теоретично такий підхід може подвоїти щільність транзисторів у межах тієї самої площі, не впираючись у межі горизонтальної ізоляції.

Ключові інновації: потрійні нанолисти та рекордні 42 нм

Практична реалізація цього вертикального бачення — це подвиг матеріалознавства та прецизійної інженерії. Команда Samsung не просто склала два простих транзистори один на одного. Їхній 3DSFET використовує потрійні канали нанолистів як для верхнього (P-типу), так і для нижнього (N-типу) транзисторів, тобто загалом шість нанолистів на одній пластині. Це найбільша кількість нанолистів, складених у стек, яку коли-небудь демонстрували для 3D-стекового FET або комплементарного FET (CFET). Архітектура нанолистів сама по собі забезпечує чудовий електростатичний контроль над струмом, а її поєднання з вертикальним стеком створює потужну синергію для продуктивності та енергоефективності.

Щоб досягти цього, інженерам довелося вирішити критичну проблему електричної ізоляції. Вертикально розташовані транзистори потребують ідеального ізоляційного бар'єру для незалежної роботи. Команда впровадила високоякісний проміжний діелектричний шар між верхнім і нижнім пристроєм. Цей вертикальний ізолятор — ключ, який відкриває можливість щільної інтеграції, усуваючи перехресні завади, які в іншому випадку зробили б дизайн непрацездатним.

Результат — повністю робочий пристрій із кроком затвора 42 нм, найменшим із публічно відомих. Експерт із команди Samsung Logic TD Укхьон Квон (Wookhyun Kwon) пояснив, що хоча попередні дослідження повідомляли про менші розміри, показник у 42 нм є найменшим, коли-небудь досягнутим у реально виготовленій структурі транзистора.

Визнання на рівні нагороди

Значущість цієї роботи була негайно визнана академічною та промисловою спільнотою на симпозіумі VLSI, одній із трьох провідних світових конференцій з напівпровідників. Стаття під назвою «First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications» («Перша демонстрація 3D-стекових FET із кроком затвора 42 нм із потрійними каналами нанолистів для передових логічних застосувань») авторства Донхуна Хванга (Donghoon Hwang) та колег отримала оцінку рецензування 8,29 з 10, найвищу серед усіх поданих робіт. Цей винятковий результат приніс їй як нагороду Best Paper, так і статус «Технологічної родзинки» (Technology Highlight) симпозіуму.

Шлях до чипів для ШІ та HPC

Samsung бачить архітектуру 3DSFET як фундаментальну технологію для майбутнього високопродуктивних логічних напівпровідників, спеціально націлену на надзвичайні вимоги наступного покоління застосувань штучного інтелекту (ШІ) та високопродуктивних обчислень (HPC), де щільність транзисторів є критичним важелем продуктивності.

Втім, важливо розглядати це як монументальне підтвердження концепції, а не як анонс продукту. Наразі робота перебуває на стадії демонстрації. Команда Samsung Logic TD заявила, що продовжить дослідження з метою подальшої комерціалізації, однак жодних термінів серійного виробництва не названо. Потрібен значний обсяг розробок, щоб перетворити цю демонстрацію окремого пристрою на високопродуктивний технологічний процес, придатний для масового виробництва. Попри довгий шлях попереду, Samsung дав конкретну й перевірену відповідь на питання, що прийде після ери нанолистів: рух угору.