bLLC розшифровується як Big Last-Level Cache (Великий кеш останнього рівня). Витоки одностайно описують його як пряму відповідь Intel на технологію AMD 3D V-Cache / X3D, покликану забезпечити значне збільшення кешу L3 для ігор та робочих навантажень, чутливих до об'єму пам'яті . Розмір кешу залежить від рівня SKU :

• Core Ultra 9 (Флагман): До 288 МБ bLLC, що досягається завдяки двом обчислювальним тайлам (2 × 144 МБ) .
• Core Ultra 7: До 144 МБ bLLC, ймовірно, на одному обчислювальному тайлі .
• Деталі щодо bLLC для молодших моделей Core Ultra 5 та Core Ultra 3 менш чітко підкріплені наявними витоками, хоча деякі джерела припускають, що bLLC може з'явитися і в SKU із заблокованим множником (non-K) .

Розташування bLLC на кільцевій шині (ringbus) у межах кожного обчислювального тайла також є важливою архітектурною деталлю . Заявки Intel щодо продуктивності в порівнянні з лінійкою AMD X3D поки що не підтверджені незалежними тестами .

Конфігурації ядер та варіанти енергоспоживання

Флагман — 52-ядерний двотайловий дизайн

Найвищий SKU Nova Lake-S, за даними витоків, матиме двотайлову конструкцію (dual-compute-tile) загальною кількістю 52 ядра та 52 потоки (у цьому поколінні гіперпоточність, ймовірно, буде скасовано) . Витоки сходяться на такій конфігурації :

• 16x продуктивних ядер «Coyote Cove» (P-cores)
• 32x ефективних ядер «Arctic Wolf» (E-cores)
• 4x наднизьковольтних E-ядер (LP-E)
• Всього: 52 ядра, 52 потоки

Раніше чутний 42-ядерний варіант пізніше, за повідомленнями, був модернізований до 44 ядер . Нова конфігурація описується як 16 P-ядер, 24 E-ядра та 4 LP-E ядра . Вважається, що ця зміна вивільняє повністю активований обчислювальний тайл, який може бути використаний в інших SKU .

Середній сегмент — однотайлові конструкції

Нижче флагмана очікуються SKU з одним обчислювальним тайлом. Найпоширеніша чутна конфігурація — це 28-ядерна частина, яку часто описують як 8 P-ядер + 16 E-ядер + 4 LP-E ядра . Очікується, що ці частини матимуть брендування Core Ultra 7 та 144 МБ bLLC . Також згадується конфігурація з 24 ядрами (4P+16E+4LPE) .

Початковий рівень

Деталі для початкових моделей Core Ultra 5 та Core Ultra 3 є менш конкретними, але витоки припускають такі конфігурації: 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE та 4P+4E+4LPE . Більшість із них, ймовірно, будуть однотайловими та без bLLC . Споживання енергії для цих молодших SKU, за чутками, становитиме менше 125 Вт .

Потужність та тепловиділення

Витоки вказують на те, що керування живленням і тепловиділенням є головним інженерним завданням для 52-ядерного флагмана . На Computex 2026 інсайдери говорили, що чіп матиме функцію розгону всіх ядер (multi-core overclocking), що потребуватиме значного запасу за температурою . Конкретні значення TDP офіційно не підтверджені Intel .

Загальна лінійка настільних Nova Lake-S

Сімейство Nova Lake-S, як очікується, охоплюватиме всі сегменти: від початкового до флагманського, розділене за кількістю обчислювальних тайлів, об'ємом кешу bLLC та кількістю ядер :

Повідомляється, що обчислювальні кристали для флагмана виготовлятимуться за техпроцесом TSMC N2P .

Платформа: Сокет, чипсет та пам'ять

Сокет LGA 1954

Всі надійні витоки вказують на новий сокет LGA 1954 для Nova Lake-S, який замінить LGA 1851, що використовується в Arrow Lake-S . Це означає, що існуючі материнські плати не будуть сумісні .

Чипсети 900-ї серії

Очікується, що платформа вийде з чипсетами Intel 900-ї серії . В ентузіастських колах зокрема згадуються плати Z990 та Z970, а також масштабніший чипсет B960 .

Підтримка пам'яті — DDR5-8000

Очікується, що Nova Lake-S матиме нативну підтримку DDR5-8000 . Це на 25% вище, ніж нативна підтримка DDR5-6400 у Arrow Lake-S . Для досягнення таких високих частот модулі пам'яті можуть використовувати стандарти CUDIMM та CQDIMM .

Графік запуску: зсув на CES 2027

Вікно запуску Nova Lake-S було рухомою мішенню, змістившись з кінця 2026 на початок 2027 року, згідно з кількома звітами витоків :

• Ранні витоки (2025 р.): Цілилися на кінець 2026 або широке вікно 2026 року .
• Витік від лютого 2026 р.: Відомий інсайдер повідомив про затримку до CES 2027 .
• Чутки з Computex 2026 (червень 2026 р.): Джерела в індустрії натякали на запуск у першому кварталі 2027 року, з офіційним анонсом на CES 2027 та появою в роздробі за кілька тижнів . Деякі звіти припускають, що 52-ядерний флагман може з'явитися через 2-3 місяці після початкового запуску 28-ядерної моделі, можливо, на Computex 2027 .

Поточне розуміння: Найбільш узгоджений консенсус на основі витоків вказує на подію запуску в першому кварталі 2027 року на виставці CES 2027, з подальшою появою в роздробі . Intel офіційно не підтвердила жодних дат .

Важливі застереження

• Intel нічого офіційно не підтверджував. Перші конкретні деталі щодо сокета, материнської плати та чипсета залишаються на рівні витоків .
• Терміни запуску вже змінювалися кілька разів і можуть змінитися знову .
• Продуктивність bLLC проти AMD 3D V-Cache є абсолютно недоведеною до появи незалежних тестів .
• Деякі витоки розходяться щодо конкретної кількості ядер та назв SKU, тому ставтеся до точних деталей лінійки як до спекуляцій .

bLLC розшифровується як Big Last-Level Cache (Великий кеш останнього рівня). Витоки одностайно описують його як пряму відповідь Intel на технологію AMD 3D V-Cache / X3D, покликану забезпечити значне збільшення кешу L3 для ігор та робочих навантажень, чутливих до об'єму пам'яті . Розмір кешу залежить від рівня SKU :

• Core Ultra 9 (Флагман): До 288 МБ bLLC, що досягається завдяки двом обчислювальним тайлам (2 × 144 МБ) .
• Core Ultra 7: До 144 МБ bLLC, ймовірно, на одному обчислювальному тайлі .
• Деталі щодо bLLC для молодших моделей Core Ultra 5 та Core Ultra 3 менш чітко підкріплені наявними витоками, хоча деякі джерела припускають, що bLLC може з'явитися і в SKU із заблокованим множником (non-K) .

Розташування bLLC на кільцевій шині (ringbus) у межах кожного обчислювального тайла також є важливою архітектурною деталлю . Заявки Intel щодо продуктивності в порівнянні з лінійкою AMD X3D поки що не підтверджені незалежними тестами .

Конфігурації ядер та варіанти енергоспоживання

Флагман — 52-ядерний двотайловий дизайн

Найвищий SKU Nova Lake-S, за даними витоків, матиме двотайлову конструкцію (dual-compute-tile) загальною кількістю 52 ядра та 52 потоки (у цьому поколінні гіперпоточність, ймовірно, буде скасовано) . Витоки сходяться на такій конфігурації :

• 16x продуктивних ядер «Coyote Cove» (P-cores)
• 32x ефективних ядер «Arctic Wolf» (E-cores)
• 4x наднизьковольтних E-ядер (LP-E)
• Всього: 52 ядра, 52 потоки

Раніше чутний 42-ядерний варіант пізніше, за повідомленнями, був модернізований до 44 ядер . Нова конфігурація описується як 16 P-ядер, 24 E-ядра та 4 LP-E ядра . Вважається, що ця зміна вивільняє повністю активований обчислювальний тайл, який може бути використаний в інших SKU .

Середній сегмент — однотайлові конструкції

Нижче флагмана очікуються SKU з одним обчислювальним тайлом. Найпоширеніша чутна конфігурація — це 28-ядерна частина, яку часто описують як 8 P-ядер + 16 E-ядер + 4 LP-E ядра . Очікується, що ці частини матимуть брендування Core Ultra 7 та 144 МБ bLLC . Також згадується конфігурація з 24 ядрами (4P+16E+4LPE) .

Початковий рівень

Деталі для початкових моделей Core Ultra 5 та Core Ultra 3 є менш конкретними, але витоки припускають такі конфігурації: 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE та 4P+4E+4LPE . Більшість із них, ймовірно, будуть однотайловими та без bLLC . Споживання енергії для цих молодших SKU, за чутками, становитиме менше 125 Вт .

Потужність та тепловиділення

Витоки вказують на те, що керування живленням і тепловиділенням є головним інженерним завданням для 52-ядерного флагмана . На Computex 2026 інсайдери говорили, що чіп матиме функцію розгону всіх ядер (multi-core overclocking), що потребуватиме значного запасу за температурою . Конкретні значення TDP офіційно не підтверджені Intel .

Загальна лінійка настільних Nova Lake-S

Сімейство Nova Lake-S, як очікується, охоплюватиме всі сегменти: від початкового до флагманського, розділене за кількістю обчислювальних тайлів, об'ємом кешу bLLC та кількістю ядер :

Повідомляється, що обчислювальні кристали для флагмана виготовлятимуться за техпроцесом TSMC N2P .

Платформа: Сокет, чипсет та пам'ять

Сокет LGA 1954

Всі надійні витоки вказують на новий сокет LGA 1954 для Nova Lake-S, який замінить LGA 1851, що використовується в Arrow Lake-S . Це означає, що існуючі материнські плати не будуть сумісні .

Чипсети 900-ї серії

Очікується, що платформа вийде з чипсетами Intel 900-ї серії . В ентузіастських колах зокрема згадуються плати Z990 та Z970, а також масштабніший чипсет B960 .

Підтримка пам'яті — DDR5-8000

Очікується, що Nova Lake-S матиме нативну підтримку DDR5-8000 . Це на 25% вище, ніж нативна підтримка DDR5-6400 у Arrow Lake-S . Для досягнення таких високих частот модулі пам'яті можуть використовувати стандарти CUDIMM та CQDIMM .

Графік запуску: зсув на CES 2027

Вікно запуску Nova Lake-S було рухомою мішенню, змістившись з кінця 2026 на початок 2027 року, згідно з кількома звітами витоків :

• Ранні витоки (2025 р.): Цілилися на кінець 2026 або широке вікно 2026 року .
• Витік від лютого 2026 р.: Відомий інсайдер повідомив про затримку до CES 2027 .
• Чутки з Computex 2026 (червень 2026 р.): Джерела в індустрії натякали на запуск у першому кварталі 2027 року, з офіційним анонсом на CES 2027 та появою в роздробі за кілька тижнів . Деякі звіти припускають, що 52-ядерний флагман може з'явитися через 2-3 місяці після початкового запуску 28-ядерної моделі, можливо, на Computex 2027 .

Поточне розуміння: Найбільш узгоджений консенсус на основі витоків вказує на подію запуску в першому кварталі 2027 року на виставці CES 2027, з подальшою появою в роздробі . Intel офіційно не підтвердила жодних дат .

Важливі застереження

• Intel нічого офіційно не підтверджував. Перші конкретні деталі щодо сокета, материнської плати та чипсета залишаються на рівні витоків .
• Терміни запуску вже змінювалися кілька разів і можуть змінитися знову .
• Продуктивність bLLC проти AMD 3D V-Cache є абсолютно недоведеною до появи незалежних тестів .
• Деякі витоки розходяться щодо конкретної кількості ядер та назв SKU, тому ставтеся до точних деталей лінійки як до спекуляцій .