ยุคหลังซิลิคอนใกล้ความจริง? ทรานซิสเตอร์ 2 มิติ ถูกสร้างบนเวเฟอร์ 300 มม. ด้วยมาตรฐานผลิตจริงครั้งแรก

อุปกรณ์ทั้งหมดถูกสร้างขึ้นบนแผ่นเวเฟอร์ซิลิคอน 300 มม. แผ่นเดียวกัน โดยใช้กระบวนการประกอบรวมที่ขยายขนาดได้และเข้ากันได้กับการผลิตในขั้นตอนหลัง (Back-end processing) การเลือกใช้วัสดุตระกูลทังสเตนสำหรับ pFET นั้นน่าสนใจเป็นพิเศษ เพราะก่อนหน้านี้ imec เคยรายงานสถิติประสิทธิภาพสูงสุดของ pFET ที่ใช้ WSe₂ แบบชั้นเดียวไว้ในงาน IEDM 2025 โดยทำกระแสขับ (Drive Current) ได้สูงถึง 690µA/µm

ตัวเลขสำคัญ: ระยะห่างเกต 50 นาโนเมตร

ตัวเลขที่เป็นพาดหัวข่าวคือ 50nm CPP สำหรับอุปกรณ์ทั้ง nFET และ pFET ในการผลิตชิป ระยะห่างนี้คือหนึ่งในมาตรวัดที่สำคัญที่สุดของความหนาแน่นของทรานซิสเตอร์ และเป็นตัวบ่งชี้โดยตรงว่าคุณสามารถย่อส่วนกระบวนการลอจิกได้ดุดันแค่ไหน

เพื่อให้เห็นภาพ: โหนดการผลิตซิลิคอนชั้นนำของอุตสาหกรรมในปัจจุบันทำงานที่ระยะห่างต่ำกว่า 50nm การสาธิตทรานซิสเตอร์วัสดุ 2 มิติที่ 50nm CPP บนเวเฟอร์ 300 มม. พิสูจน์ว่าวัสดุพิเศษเหล่านี้สามารถเล่นในลีกเดียวกันได้ ไม่ใช่แค่ในตัวอย่างวิจัยชิ้นเล็กๆ แต่บนรูปแบบเวเฟอร์เดียวกับที่ใช้ในโรงงานผลิตปริมาณมาก

สามหมุดหมายในกระบวนการเดียว

ผลงานร่วมกันนี้บรรลุผลลัพธ์ที่วัดผลได้สามประการ ซึ่งแสดงถึงความก้าวหน้าที่ชัดเจนเหนืองานวิจัยวัสดุ 2 มิติก่อนหน้านี้ :

1. ครั้งแรกของโลก สำหรับอุปกรณ์ nFET และ pFET แบบย่อส่วนที่ระยะ 50nm CPP บนเวเฟอร์ 300 มม.
2. ทรานซิสเตอร์ทั้งสองขั้วแสดงกระแสไฟฟ้ารั่วไหลขณะปิด (Ioff) ที่ต่ำมาก ที่แรงดันเกตเป็นศูนย์ (Vg=0V)
3. ประสิทธิภาพของ pFET ที่ใช้ช่องสัญญาณ WSe₂ นั้นเข้าใกล้ระดับของอุปกรณ์ระดับห้องทดลองที่เคยทำสถิติไว้ ซึ่งเป็นการยืนยันว่ากระบวนการประกอบรวมนี้รักษาคุณภาพของวัสดุไว้ได้

นอกจากนี้ วิธีการประกอบรวมแบบ CMOS-like ยังให้ผลลัพธ์เป็นทรานซิสเตอร์ที่ทำงานได้ (กำหนดโดยค่า Imax/Imin มากกว่า 10⁵) สูงถึง 94% ทั่วทั้งแผ่นเวเฟอร์ ยืนยันว่ากระบวนการนี้ทั้งแข็งแกร่งและเสถียร

กระบวนการที่ทำให้สิ่งนี้เป็นไปได้

อะไรที่ทำให้การก้าวกระโดดจากห้องแล็บสู่โรงงานเป็นไปได้? กลุ่มพันธมิตรได้พัฒนากระบวนการประกอบรวมแบบใหม่ที่ออกแบบมาเฉพาะสำหรับ 'ไดแชลโคจิไนด์โลหะทรานซิชัน' (Transition Metal Dichalcogenides - TMDs) ซึ่งเป็นกลุ่มของวัสดุ 2 มิติที่ใช้เป็นช่องสัญญาณของทรานซิสเตอร์ กระบวนการนี้รวมขั้นตอนหลักหลายอย่างที่สำคัญต่อความอยู่รอดในเชิงอุตสาหกรรม :

• การพิมพ์หินด้วยแสง Extreme Ultraviolet (EUV) เพื่อสร้างลวดลายที่เล็กในระดับที่ต้องการสำหรับระยะ 50nm
• เทคนิคการเคลื่อนย้ายวัสดุ TMDC ที่เหมาะสำหรับแผ่นเวเฟอร์ทั้งแผ่น
• การประกอบรวมไดอิเล็กทริกชนิด High-k สำหรับโครงสร้างเกต
• การแยกช่องสัญญาณและขั้นตอนการขัดราบเชิงเคมี-กล (CMP) ขั้นสูง

การผสมผสานระหว่างเครื่องมือกระบวนการเซมิคอนดักเตอร์มาตรฐานเข้ากับการจัดการวัสดุ 2 มิติที่ออกแบบมาโดยเฉพาะ คือสิ่งที่ทำให้ผลลัพธ์นี้เป็นความก้าวหน้าด้านการผลิตอย่างแท้จริง ไม่ใช่แค่การสาธิตทางวัสดุศาสตร์

ทลายสองอุปสรรคได้ในครั้งเดียว

เพื่อให้ทรานซิสเตอร์ 2 มิติสามารถแทนที่ซิลิคอนในชิปลอจิกได้ในสักวันหนึ่ง อุตสาหกรรมต้องเอาชนะความท้าทายพื้นฐานสองประการ หนึ่ง ต้องมีคนสร้างกระบวนการประกอบรวมที่สมบูรณ์ซึ่งทำงานได้บนแผ่นเวเฟอร์ 300 มม. ซึ่งเป็นมาตรฐานสำหรับการผลิตชิปยุคใหม่ สอง กระบวนการนั้นต้องใช้ได้กับอุปกรณ์ทั้งชนิด N และ P ในมิติที่เล็กพอๆ กัน เพราะลอจิกแบบ CMOS จำเป็นต้องใช้คู่互补 กัน

ผลงานของ ASML-TSMC-imec เคลียร์อุปสรรคทั้งสองข้อในการสาธิตครั้งเดียว ด้วยการผสานงานวิจัยด้านอุปกรณ์ TMD ในระยะยาวของ imec เข้ากับขีดความสามารถด้านการพิมพ์หินของ ASML และความเชี่ยวชาญด้านการผลิตของ TSMC กลุ่มนี้แสดงให้เห็นว่าทรานซิสเตอร์วัสดุ 2 มิติสามารถถูกสร้างขึ้นได้ ในขนาดจริง ด้วยระยะห่างที่จำเป็นสำหรับโหนดลอจิกในอนาคต

จุดยืนในแผนนำทางยุคหลังซิลิคอน

นี่ไม่ใช่การทดลองที่เกิดขึ้นเพียงครั้งเดียว แต่มันคือผลลัพธ์สะสมของความก้าวหน้าอย่างต่อเนื่องทั่วทั้งอุตสาหกรรม

Imec เริ่มทำงานด้านการประกอบรวมวัสดุ 2D FET บนเวเฟอร์ 300 มม. ตั้งแต่ช่วงต้นปี 2018 เมื่อพวกเขาสาธิตการปลูกผลึกโดยตรงของ WS₂ บนแผ่นเวเฟอร์ขนาดเต็มได้เป็นครั้งแรก ในปี 2019 ศูนย์วิจัยแห่งนี้ได้แสดงทรานซิสเตอร์ MoS₂ ที่ย่อส่วนสุดๆ โดยมีความยาวช่องสัญญาณเพียง 30nm ภายในปี 2020 imec ได้นำวัสดุ 2 มิติเข้าไปในแผนนำทางการย่อส่วนลอจิกอย่างเป็นทางการ โดยคาดการณ์ว่าจะเริ่มนำมาใช้ตั้งแต่โหนด A7 เป็นต้นไป

ในเวลาต่อมา Intel Foundry และ imec ต่างก็ได้สาธิตการประกอบรวมโมดูลสำคัญของ 2DFET ที่เข้ากันได้กับโรงงาน 300 มม. ซึ่งรวมถึงหน้าสัมผัสซอร์ส/เดรนและโครงสร้างเกต ในงาน IEDM 2025 ในงานประชุมเดียวกัน ความร่วมมือระหว่าง imec กับ TSMC ยังสร้างสถิติประสิทธิภาพ pFET บนช่องสัญญาณ WSe₂ ซึ่งเป็นการวางรากฐานด้านวัสดุสำหรับความก้าวหน้าครั้งนี้ในปี 2026

ผลงานของ ASML-TSMC-imec ที่ตีพิมพ์ในเดือนมิถุนายน 2026 ได้ดึงเส้นด้ายทั้งหมดเหล่านี้มารวมกันเป็นการสาธิตที่สมบูรณ์เพียงหนึ่งเดียวของทรานซิสเตอร์ 2 มิติคู่互补 ที่ระยะห่างซึ่งเกี่ยวข้องกับการผลิตจริง บนเวเฟอร์สำหรับการผลิต แผนการประกอบรวมนี้ถูกคาดหวังว่าจะสามารถใช้ได้ไม่เพียงแต่กับวัสดุ TMD ที่ใช้ในงานนี้—MoS₂, WS₂, และ WSe₂—แต่รวมถึงวัสดุช่องสัญญาณ 2 มิติชนิดอื่นๆ ด้วย

อะไรคือก้าวต่อไป

ความก้าวหน้าครั้งนี้ถูกเปิดเผยในบทความหมายเลข T1.3 ที่การประชุม VLSI 2026 ในหัวข้อ “First EUV–enabled Integration Route for 50nm Pitch N and PMOS Transistors with 2D Materials Channel from a 300mm Fab” (เส้นทางการประกอบรวมที่ใช้ EUV เป็นครั้งแรกสำหรับทรานซิสเตอร์ N และ PMOS ที่ระยะ 50nm ด้วยช่องสัญญาณวัสดุ 2 มิติจากโรงงาน 300 มม.) แม้ว่าคุณลักษณะของอุปกรณ์จะมีแนวโน้มที่ดี แต่นี่ก็ยังคงเป็นการสาธิตในขั้นวิจัย ไม่ใช่ผลิตภัณฑ์เชิงพาณิชย์ ประสิทธิภาพและความน่าเชื่อถือยังต้องถูกพิสูจน์ที่ระยะห่างที่เล็กลงไปอีก และอุตสาหกรรมยังไม่ได้กำหนดมาตรฐานที่แน่ชัดสำหรับแพ็กเกจวัสดุ 2 มิติที่จะใช้ในโหนดอนาคต

แต่ความสำคัญนั้นชัดเจน: เป็นครั้งแรกที่อุตสาหกรรมเซมิคอนดักเตอร์มีข้อพิสูจน์ที่จับต้องได้ว่า ทรานซิสเตอร์ 2 มิติสามารถเดินตามเส้นทางการผลิตแบบเดียวกับซิลิคอนได้ การแข่งขันสู่ลอจิกยุคหลังซิลิคอนนั้นเป็นจริงขึ้นมาแล้ว