ข้อจำกัดด้านซัพพลายที่เหลืออยู่: หน่วยความจำและแผ่นรองพื้น ABF

จุน เหอระบุชัดเจนว่า จุดคอขวดกำลังเคลื่อนไปในทิศทางต้นน้ำ จากไลน์การผลิต CoWoS ของ TSMC เอง:

• หน่วยความจำ HBM (High Bandwidth Memory): แหล่งซัพพลาย HBM หมดเกือบทั้งปี 2026 จากผู้ผลิต DRAM รายใหญ่สามราย (SK hynix, Samsung, Micron) นอกจากนี้ยังมีความเสี่ยงด้าน Yield กับ HBM4E 12 สแต็ก โดยมีกระแสข่าวในอุตสาหกรรมว่าลูกค้าบางรายอาจถอยไปใช้รุ่น 8 สแต็ก ซึ่งจะลดความจุหน่วยความจำต่อแพ็กเกจลงประมาณ 33%
• แผ่นรองพื้น ABF (Ajinomoto Build-up Film): แผ่นรองพื้น ABF ยังคงเป็น จุดคอขวดหลักสำหรับแพ็กเกจจิ้งแบบ Flip-Chip ที่มีชั้นสูง ความจุของ CoWoS เองนั้นถูกจองเต็มทั้งปี 2026 และต่อเนื่องไปถึงปี 2027 โดยมีระยะเวลารอคอย (Lead Time) สำหรับคำสั่งซื้อแพ็กเกจจิ้ง AI อยู่ที่ 52-78 สัปดาห์ ความไม่เพียงพอของแผ่นรองพื้น ABF เป็นอุปสรรคเชิงโครงสร้างที่จำกัดจำนวนแพ็กเกจที่ TSMC จะส่งมอบได้ ไม่ว่าสายการผลิต CoWoS จะมีมากแค่ไหนก็ตาม

แผนการขยายขนาด: จาก 5.5x สู่ 14x Reticle ภายในปี 2028–2029

TSMC เปิดเผยโรดแมปการเพิ่มขนาด Reticle อย่างจริงจังในอัตรา "หนึ่งเจเนอเรชันต่อปี":

แพ็กเกจ CoWoS ขนาด 14x reticle คาดว่าจะสามารถรวม ชิปประมวลผลขนาดใหญ่ประมาณ 10 ตัว และ HBM Memory Stack จำนวน 20 ตัว ไว้ในแพ็กเกจเดียว ซึ่งเปลี่ยนแพ็กเกจให้กลายเป็นซับสเตรตสำหรับการประมวลผลระดับระบบ แหล่งอ้างอิงบางแห่งระบุปี 2028 สำหรับขนาด 14x reticle ในขณะที่บางแห่ง (รวมถึงการนำเสนอของจุน เหอ) อ้างถึงปี 2029 สำหรับการผลิตเชิงพาณิชย์ ซึ่งความแตกต่างนี้น่าจะสะท้อนถึงการ Tape-out ในปี 2028 และการเพิ่มกำลังการผลิต (Volume Ramp) ในปี 2029

ความท้าทายทางเทคนิคสำคัญสำหรับการขยายขนาด

การขยายไปสู่ 14x reticle (และมากกว่านั้น) นำมาซึ่งอุปสรรคทางกายภาพและกระบวนการหลายประการ:

• การบิดงอ/ความเค้นเชิงกล: พื้นที่แพ็กเกจที่ใหญ่ขึ้นทำให้เกิดการโค้งงอและแรงเค้นอย่างมีนัยสำคัญใน Interposer, Substrate และ Die Stack ซึ่งต้องใช้วัสดุขั้นสูงและการควบคุมกระบวนการ
• ความสมบูรณ์ของสัญญาณและความหนาแน่นของการเชื่อมต่อ: การรักษาการเชื่อมต่อแบบแบนด์วิดท์สูงและเวลาแฝงต่ำบนพื้นที่ที่ใหญ่ขึ้น 3 เท่า จำเป็นต้องมีความก้าวหน้าใน Micro-bumps, TSVs (Silicon Vias) และ RDL (Redistribution Layers)
• การจ่ายไฟและการจัดการความร้อน: แพ็กเกจขนาด 14x ที่บรรจุชิปประมวลผล 10 ตัวและ HBM 20 สแต็กจะดึงพลังงานสูงมาก จำเป็นต้องมีระบบระบายความร้อนและเครือข่ายการจ่ายไฟแบบใหม่
• การเย็บต่อด้วยแสง (Lithography Stitching): แพ็กเกจที่ใหญ่กว่าช็อต Reticle เดียวต้องใช้การเย็บต่อแบบ multi-shot ที่แม่นยำ ซึ่งเป็นความท้าทายสำคัญในการผลิตเพื่อให้ได้ Yield ในระดับใหญ่
• ความพร้อมของซับสเตรต: แพ็กเกจที่ใหญ่ขึ้นจำเป็นต้องใช้แผ่นรองพื้น ABF ที่ใหญ่ขึ้นและมีจำนวนชั้นมากขึ้น ซึ่งเป็นส่วนประกอบที่ขาดแคลนอยู่แล้วในตอนนี้

TSMC เชื่อว่า CoWoS แบบ Wafer-level (แทนที่จะเป็น Panel-level Packaging) ยังคงเป็นเส้นทางที่ดีที่สุดสำหรับการเชื่อมต่อที่ใหญ่ที่สุดเหล่านี้ เนื่องจากเทคโนโลยี Panel-level ยังเทียบชั้นความหนาแน่นของการเชื่อมต่อของ CoWoS ไม่ได้

จุดยืนในการแข่งขันเทียบกับ Intel

การเปิดเผยข้อมูลของ TSMC ที่งาน OCP APAC มีความแตกต่างอย่างชัดเจนกับความพยายามด้านแพ็กเกจจิ้งของ Intel:

• ช่องว่างด้าน Yield: แหล่งข่าวในอุตสาหกรรมหลายแห่งรายงานว่าเทคโนโลยี EMIB-T (Embedded Multi-Die Interconnect Bridge) ของ Intel ซึ่งเป็นคู่แข่งของ TSMC ยังคงทำ Yield ได้ประมาณ 90% ในขณะที่ CoWoS ของ TSMC สูงเกิน 98% ในการผลิตปริมาณมาก (HVM) นี่คือช่องว่างด้าน Yield มากกว่า 8% ในระดับการผลิต
• โรดแมปขนาด Reticle: TSMC ตั้งเป้าไปที่ 14x reticle (~12,000 ตร.มม.) ภายในปี 2028–2029 ในขณะที่ Intel ประกาศแพ็กเกจขนาด 12x reticle ในกรอบเวลาใกล้เคียงกัน ทำให้ TSMC มีเป้าหมายพื้นที่ใหญ่กว่าประมาณ 15–20%
• กำลังการผลิตและระบบนิเวศ: TSMC ขยายกำลังการผลิต CoWoS เพิ่มขึ้น 106% ในปี 2025 และขึ้นงบลงทุนปี 2026 เป็นสถิติสูงสุดที่ 60,000–64,000 ล้านเหรียญสหรัฐ ซึ่งส่วนหนึ่งใช้ในการขยายกำลังการผลิตแพ็กเกจจิ้ง กำลังการผลิต CoWoS ขายหมดจนถึงปี 2027 ซึ่งหมายความว่าลูกค้าของ TSMC (Nvidia, AMD, Broadcom ฯลฯ) ติดอยู่ในระบบนิเวศของ TSMC ซึ่งเป็นข้อได้เปรียบเชิงโครงสร้าง
• สถานะของ Intel: ธุรกิจแพ็กเกจจิ้งของ Intel Foundry (รวมถึง EMIB-T) ยังอยู่ในช่วงของการเพิ่ม Yield และยังไม่สามารถเทียบชั้นการผลิตขนาดใหญ่ของ TSMC ได้ ช่องว่างด้าน Yield และกำลังการผลิตทำให้ TSMC ยังคงเป็น ผู้จัดหาแพ็กเกจจิ้งขั้นสูงรายใหญ่ที่สุดสำหรับ AI Accelerator ระดับไฮเอนด์ ในอนาคตอันใกล้

สรุป

CoWoS ขนาด 5.5x reticle ของ TSMC บรรลุ Yield ในระดับ 98-99% ทำให้คอขวดหลักของซัพพลายเชนชิป AI เคลื่อนจากไลน์การผลิตของ TSMC เองไปที่ ซัพพลาย HBM และแผ่นรองพื้น ABF บริษัทวางแผนขยายไปสู่ขนาด 14x reticle (~12,000 ตร.มม.) ภายในปี 2028–2029 ซึ่งสามารถบูรณาการชิปประมวลผล ~10 ตัวและ HBM 20 สแต็ก — แต่ยังคงเผชิญกับความท้าทายสำคัญด้านกลศาสตร์ ความร้อน และซับสเตรต เมื่อเทียบกับ EMIB-T ของ Intel (ที่ Yield ~90%) TSMC ครองความได้เปรียบด้าน Yield ขนาด และกำลังการผลิต อย่างเด็ดขาดในตลาดแพ็กเกจจิ้งขั้นสูงสำหรับ AI

ข้อจำกัดด้านซัพพลายที่เหลืออยู่: หน่วยความจำและแผ่นรองพื้น ABF

จุน เหอระบุชัดเจนว่า จุดคอขวดกำลังเคลื่อนไปในทิศทางต้นน้ำ จากไลน์การผลิต CoWoS ของ TSMC เอง:

• หน่วยความจำ HBM (High Bandwidth Memory): แหล่งซัพพลาย HBM หมดเกือบทั้งปี 2026 จากผู้ผลิต DRAM รายใหญ่สามราย (SK hynix, Samsung, Micron) นอกจากนี้ยังมีความเสี่ยงด้าน Yield กับ HBM4E 12 สแต็ก โดยมีกระแสข่าวในอุตสาหกรรมว่าลูกค้าบางรายอาจถอยไปใช้รุ่น 8 สแต็ก ซึ่งจะลดความจุหน่วยความจำต่อแพ็กเกจลงประมาณ 33%
• แผ่นรองพื้น ABF (Ajinomoto Build-up Film): แผ่นรองพื้น ABF ยังคงเป็น จุดคอขวดหลักสำหรับแพ็กเกจจิ้งแบบ Flip-Chip ที่มีชั้นสูง ความจุของ CoWoS เองนั้นถูกจองเต็มทั้งปี 2026 และต่อเนื่องไปถึงปี 2027 โดยมีระยะเวลารอคอย (Lead Time) สำหรับคำสั่งซื้อแพ็กเกจจิ้ง AI อยู่ที่ 52-78 สัปดาห์ ความไม่เพียงพอของแผ่นรองพื้น ABF เป็นอุปสรรคเชิงโครงสร้างที่จำกัดจำนวนแพ็กเกจที่ TSMC จะส่งมอบได้ ไม่ว่าสายการผลิต CoWoS จะมีมากแค่ไหนก็ตาม

แผนการขยายขนาด: จาก 5.5x สู่ 14x Reticle ภายในปี 2028–2029

TSMC เปิดเผยโรดแมปการเพิ่มขนาด Reticle อย่างจริงจังในอัตรา "หนึ่งเจเนอเรชันต่อปี":

แพ็กเกจ CoWoS ขนาด 14x reticle คาดว่าจะสามารถรวม ชิปประมวลผลขนาดใหญ่ประมาณ 10 ตัว และ HBM Memory Stack จำนวน 20 ตัว ไว้ในแพ็กเกจเดียว ซึ่งเปลี่ยนแพ็กเกจให้กลายเป็นซับสเตรตสำหรับการประมวลผลระดับระบบ แหล่งอ้างอิงบางแห่งระบุปี 2028 สำหรับขนาด 14x reticle ในขณะที่บางแห่ง (รวมถึงการนำเสนอของจุน เหอ) อ้างถึงปี 2029 สำหรับการผลิตเชิงพาณิชย์ ซึ่งความแตกต่างนี้น่าจะสะท้อนถึงการ Tape-out ในปี 2028 และการเพิ่มกำลังการผลิต (Volume Ramp) ในปี 2029

ความท้าทายทางเทคนิคสำคัญสำหรับการขยายขนาด

การขยายไปสู่ 14x reticle (และมากกว่านั้น) นำมาซึ่งอุปสรรคทางกายภาพและกระบวนการหลายประการ:

• การบิดงอ/ความเค้นเชิงกล: พื้นที่แพ็กเกจที่ใหญ่ขึ้นทำให้เกิดการโค้งงอและแรงเค้นอย่างมีนัยสำคัญใน Interposer, Substrate และ Die Stack ซึ่งต้องใช้วัสดุขั้นสูงและการควบคุมกระบวนการ
• ความสมบูรณ์ของสัญญาณและความหนาแน่นของการเชื่อมต่อ: การรักษาการเชื่อมต่อแบบแบนด์วิดท์สูงและเวลาแฝงต่ำบนพื้นที่ที่ใหญ่ขึ้น 3 เท่า จำเป็นต้องมีความก้าวหน้าใน Micro-bumps, TSVs (Silicon Vias) และ RDL (Redistribution Layers)
• การจ่ายไฟและการจัดการความร้อน: แพ็กเกจขนาด 14x ที่บรรจุชิปประมวลผล 10 ตัวและ HBM 20 สแต็กจะดึงพลังงานสูงมาก จำเป็นต้องมีระบบระบายความร้อนและเครือข่ายการจ่ายไฟแบบใหม่
• การเย็บต่อด้วยแสง (Lithography Stitching): แพ็กเกจที่ใหญ่กว่าช็อต Reticle เดียวต้องใช้การเย็บต่อแบบ multi-shot ที่แม่นยำ ซึ่งเป็นความท้าทายสำคัญในการผลิตเพื่อให้ได้ Yield ในระดับใหญ่
• ความพร้อมของซับสเตรต: แพ็กเกจที่ใหญ่ขึ้นจำเป็นต้องใช้แผ่นรองพื้น ABF ที่ใหญ่ขึ้นและมีจำนวนชั้นมากขึ้น ซึ่งเป็นส่วนประกอบที่ขาดแคลนอยู่แล้วในตอนนี้

TSMC เชื่อว่า CoWoS แบบ Wafer-level (แทนที่จะเป็น Panel-level Packaging) ยังคงเป็นเส้นทางที่ดีที่สุดสำหรับการเชื่อมต่อที่ใหญ่ที่สุดเหล่านี้ เนื่องจากเทคโนโลยี Panel-level ยังเทียบชั้นความหนาแน่นของการเชื่อมต่อของ CoWoS ไม่ได้

จุดยืนในการแข่งขันเทียบกับ Intel

การเปิดเผยข้อมูลของ TSMC ที่งาน OCP APAC มีความแตกต่างอย่างชัดเจนกับความพยายามด้านแพ็กเกจจิ้งของ Intel:

• ช่องว่างด้าน Yield: แหล่งข่าวในอุตสาหกรรมหลายแห่งรายงานว่าเทคโนโลยี EMIB-T (Embedded Multi-Die Interconnect Bridge) ของ Intel ซึ่งเป็นคู่แข่งของ TSMC ยังคงทำ Yield ได้ประมาณ 90% ในขณะที่ CoWoS ของ TSMC สูงเกิน 98% ในการผลิตปริมาณมาก (HVM) นี่คือช่องว่างด้าน Yield มากกว่า 8% ในระดับการผลิต
• โรดแมปขนาด Reticle: TSMC ตั้งเป้าไปที่ 14x reticle (~12,000 ตร.มม.) ภายในปี 2028–2029 ในขณะที่ Intel ประกาศแพ็กเกจขนาด 12x reticle ในกรอบเวลาใกล้เคียงกัน ทำให้ TSMC มีเป้าหมายพื้นที่ใหญ่กว่าประมาณ 15–20%
• กำลังการผลิตและระบบนิเวศ: TSMC ขยายกำลังการผลิต CoWoS เพิ่มขึ้น 106% ในปี 2025 และขึ้นงบลงทุนปี 2026 เป็นสถิติสูงสุดที่ 60,000–64,000 ล้านเหรียญสหรัฐ ซึ่งส่วนหนึ่งใช้ในการขยายกำลังการผลิตแพ็กเกจจิ้ง กำลังการผลิต CoWoS ขายหมดจนถึงปี 2027 ซึ่งหมายความว่าลูกค้าของ TSMC (Nvidia, AMD, Broadcom ฯลฯ) ติดอยู่ในระบบนิเวศของ TSMC ซึ่งเป็นข้อได้เปรียบเชิงโครงสร้าง
• สถานะของ Intel: ธุรกิจแพ็กเกจจิ้งของ Intel Foundry (รวมถึง EMIB-T) ยังอยู่ในช่วงของการเพิ่ม Yield และยังไม่สามารถเทียบชั้นการผลิตขนาดใหญ่ของ TSMC ได้ ช่องว่างด้าน Yield และกำลังการผลิตทำให้ TSMC ยังคงเป็น ผู้จัดหาแพ็กเกจจิ้งขั้นสูงรายใหญ่ที่สุดสำหรับ AI Accelerator ระดับไฮเอนด์ ในอนาคตอันใกล้

สรุป

CoWoS ขนาด 5.5x reticle ของ TSMC บรรลุ Yield ในระดับ 98-99% ทำให้คอขวดหลักของซัพพลายเชนชิป AI เคลื่อนจากไลน์การผลิตของ TSMC เองไปที่ ซัพพลาย HBM และแผ่นรองพื้น ABF บริษัทวางแผนขยายไปสู่ขนาด 14x reticle (~12,000 ตร.มม.) ภายในปี 2028–2029 ซึ่งสามารถบูรณาการชิปประมวลผล ~10 ตัวและ HBM 20 สแต็ก — แต่ยังคงเผชิญกับความท้าทายสำคัญด้านกลศาสตร์ ความร้อน และซับสเตรต เมื่อเทียบกับ EMIB-T ของ Intel (ที่ Yield ~90%) TSMC ครองความได้เปรียบด้าน Yield ขนาด และกำลังการผลิต อย่างเด็ดขาดในตลาดแพ็กเกจจิ้งขั้นสูงสำหรับ AI