จาก 'ย่อขนาดทรานซิสเตอร์' สู่ 'ย่นระยะเวลา'

แก่นแท้ของกฎการสเกลเทา คือการให้ความสำคัญกับ τ (tau) ซึ่งก็คือเวลาในการแพร่กระจายสัญญาณ ให้เป็นมาตรวัดความก้าวหน้าหลัก โดยการปรับแต่งว่าสัญญาณเคลื่อนที่ผ่านอุปกรณ์, วงจร, ชิป และระบบได้เร็วแค่ไหน หัวเว่ยอ้างว่าสามารถดึงประสิทธิภาพและความประหยัดพลังงานออกมาจากโหนดการผลิตที่มีอยู่ได้มากขึ้น

นี่เป็นเรื่องสำคัญเพราะกฎของมัวร์ซึ่งพึ่งพาการเพิ่มความหนาแน่นของทรานซิสเตอร์เป็นสองเท่าทุก 18 ถึง 24 เดือนโดยอาศัยความก้าวหน้าทางลิโธกราฟีนั้น กำลังชะลอตัวลงทั่วโลกเนื่องจากข้อจำกัดทางกายภาพและเศรษฐกิจ หัวเว่ยกำลังวางตำแหน่งให้ 'เทา' เป็นหลักการสืบทอดที่ทำงานได้ภายในข้อจำกัดของความเป็นจริงที่ถูกคว่ำบาตร

LogicFolding: ทางลัดเลี่ยงมาตรการคว่ำบาตรในทางปฏิบัติ

กฎการสเกลเทาจะเป็นเพียงแบบฝึกหัดทางทฤษฎี หากไม่มี LogicFolding สถาปัตยกรรมชิปที่ใช้งานได้จริงซึ่งหัวเว่ยประกาศมาพร้อมกัน แทนที่จะใช้ทรานซิสเตอร์ลอจิกแบบชั้นเดียวในแนวราบ LogicFolding จะซ้อนชั้นของวงจรหลายๆ ชั้นในแนวตั้ง — โดยพื้นฐานแล้วคือการสร้างชิปลอจิกแบบ 3 มิติ

หัวเว่ยรายงานว่าการใช้ LogicFolding แบบ 2 ชั้น (double-layer) จะเพิ่มความหนาแน่นของทรานซิสเตอร์ได้ 55% และเพิ่มประสิทธิภาพการใช้พลังงานได้ 41% จุดสำคัญคือ ทั้งหมดนี้สามารถผลิตได้โดยใช้เครื่องมือลิโธกราฟี Deep Ultraviolet (DUV) รุ่นเก่าที่มีอยู่แล้ว ซึ่งไม่อยู่ภายใต้มาตรการคว่ำบาตรของสหรัฐฯ ที่เข้มงวดที่สุดซึ่งปิดกั้นการเข้าถึงเครื่องจักร EUV ของ ASML

โร้ดแมปเชิงพาณิชย์แรก: ปลายปี 2026

• ชิป LogicFolding ตัวแรกจะปรากฏในหน่วยประมวลผลสมาร์ทโฟน Kirin รุ่นใหม่ภายในปีนี้ โดยบรรลุความหนาแน่น 238 ล้านทรานซิสเตอร์ต่อตารางมิลลิเมตร
• ชิปเหล่านี้คาดว่าจะเปิดตัวในสมาร์ทโฟนซีรีส์ Huawei Mate 90

เป้าหมายระยะยาว: เทียบเท่าระดับ 1.4 นาโนเมตร ภายในปี 2031

• ด้วยการซ้อน 3 ชั้น (three-layer) หัวเว่ยคาดการณ์ว่าชิประดับไฮเอนด์ของบริษัทจะมีความหนาแน่นของทรานซิสเตอร์เทียบเท่ากับ กระบวนการผลิต 1.4 นาโนเมตร (nm) ภายในปี 2031
• นี่จะทำให้หัวเว่ยเข้าใกล้พรมแดนการผลิตชิปของโลก ทัดเทียมกับระดับที่ TSMC, Samsung และ Intel คาดว่าจะไปถึงในช่วงปลายทศวรรษนี้
• โร้ดแมปทั้งหมดได้รับการออกแบบให้สำเร็จได้โดยใช้เครื่องมือการผลิตแบบ DUV เพียงอย่างเดียว

ความสำคัญเชิงยุทธศาสตร์ต่อการพึ่งพาตนเองด้านเซมิคอนดักเตอร์ของจีน

การประกาศนี้ถูกมองว่าเป็นมากกว่าแค่โร้ดแมปผลิตภัณฑ์ นักวิเคราะห์หลายคนกล่าวถึงมันว่าเป็น "ช่วงเวลา DeepSeek (DeepSeek moment)" ของภาคเซมิคอนดักเตอร์จีน — การค้นพบความก้าวหน้าทางสถาปัตยกรรมที่พยายามเลี่ยงผ่านอุปสรรคด้านฮาร์ดแวร์ของสหรัฐฯ แทนที่จะรอให้อุปสรรคนั้นหมดไป

มีหลายปัจจัยที่ยกระดับความสำคัญเชิงยุทธศาสตร์นี้:

• กรอบแนวคิดระดับโลกครั้งแรกของจีน: สื่อทางการจีนเน้นย้ำว่านี่เป็นครั้งแรกที่จีนได้เสนอหลักการชี้นำที่มีเป้าหมายเพื่ออุตสาหกรรมเซมิคอนดักเตอร์ระดับโลก แทนที่จะเดินตามโร้ดแมปที่กำหนดโดยบริษัทและสมาคมของชาติตะวันตก
• ใช้งานได้ทั้งสมาร์ทโฟนและ AI: กฎการสเกลเทาและ LogicFolding ได้รับการออกแบบมาเพื่อปรับปรุงทั้งชิป SoC สำหรับสมาร์ทโฟนตระกูล Kirin และตัวเร่งความเร็ว AI ตระกูล Ascend โดยมีเป้าหมายโดยตรงไปยังตลาดชิป AI ภายในประเทศ ซึ่งปัจจุบัน Nvidia ครองส่วนแบ่งที่แข็งแกร่งอยู่
• เหตุการณ์สำคัญของระบบนิเวศที่พึ่งพาตนเอง: การประกาศนี้ตอกย้ำถึงแรงผลักดันของปักกิ่งที่กว้างขึ้นในการสร้างระบบนิเวศชิปภายในประเทศที่ไม่ต้องพึ่งพาเครื่องมือการผลิตชิปจากต่างชาติ ซึ่งเป็นเป้าหมายที่มาตรการคว่ำบาตรของสหรัฐฯ ถูกออกแบบมาเพื่อขัดขวาง

หัวเว่ยกล่าวว่าบริษัทได้ออกแบบและผลิตชิปจำนวนมากตามหลักการของกฎการสเกลเทาแล้วถึง 381 ชิป

สิ่งที่ Huawei ยังไม่ได้แสดงให้เห็น

การประกาศนี้สร้างพาดหัวข่าวไปทั่วโลก แต่มีข้อแม้ที่สำคัญหลงเหลืออยู่ หัวเว่ย ไม่ได้ให้ข้อมูลประสิทธิภาพที่เป็นอิสระหรือการทดสอบเปรียบเทียบ (benchmark) ที่ตรวจสอบได้ ในงานประชุมนี้

ความหนาแน่นที่เทียบเท่า ไม่ได้หมายถึงประสิทธิภาพที่เทียบเท่า
ความหนาแน่นของทรานซิสเตอร์เป็นเพียงตัวแปรหนึ่งในประสิทธิภาพของชิป การมีจำนวนทรานซิสเตอร์เทียบเท่าระดับ 1.4nm ผ่านการซ้อน 3 มิติ ไม่ได้หมายความว่าจะมีคุณลักษณะด้านพลังงาน, ความเร็วสัญญาณนาฬิกา, พฤติกรรมความร้อน หรืออัตราผลผลิตจากการผลิต (yield) ที่เทียบเท่ากับชิปที่ผลิตบนโหนด 1.4nm จริงโดย TSMC หรือ Samsung โดยอัตโนมัติ

ความท้าทายด้านความร้อนของการซ้อนแนวตั้ง
การซ้อนชั้นลอจิกทำให้เกิดความซับซ้อนในการระบายความร้อนอย่างมีนัยสำคัญ ความร้อนที่เกิดขึ้นตรงกลางของชิป 3 มิติที่ซ้อนกันนั้นกำจัดได้ยากกว่า การจัดการเรื่องนี้โดยไม่ทำให้ประสิทธิภาพลดลงหรือความน่าเชื่อถือลดลง เป็นอุปสรรคทางวิศวกรรมที่ทราบกันดีสำหรับการออกแบบชิป 3 มิติทั้งหมด

ไทม์ไลน์ที่ทะเยอทะยาน ผลผลิตการผลิตที่ยังไม่ได้รับการยืนยัน
การย้ายจากชิป 2 ชั้นที่ผ่านการพิสูจน์แล้วในปี 2026 ไปสู่ผลิตภัณฑ์เชิงพาณิชย์แบบ 3 ชั้นที่ให้ผลผลิตสูงภายในปี 2031 เป็นเส้นตารางเวลาที่ทะเยอทะยานมาก นักวิเคราะห์ภายนอกยังไม่ได้ตรวจสอบว่าเป้าหมายด้านความหนาแน่น, พลังงาน และผลผลิตที่กล่าวอ้างนั้นสามารถบรรลุได้ตามกำหนดการหรือไม่

จุดเปลี่ยนในสงครามชิประหว่างสหรัฐฯ-จีน

ไม่ว่าหัวเว่ยจะบรรลุทุกเหตุการณ์สำคัญได้ตรงตามเวลาหรือไม่ การประกาศกฎการสเกลเทาและ LogicFolding ถือเป็นสัญญาณการเปลี่ยนผ่านเชิงกลยุทธ์ที่สำคัญ แทนที่จะรอให้มาตรการคว่ำบาตรถูกยกเลิกหรือรอให้ความสามารถด้าน EUV ภายในประเทศเติบโตเต็มที่ หัวเว่ยกำลังพยายามกำหนดนิยามใหม่ว่าอะไรคือ 'ความก้าวหน้าทางเซมิคอนดักเตอร์' ในเงื่อนไขที่เครื่องมือที่มีอยู่ของตนสามารถตอบสนองได้

หากแนวทางนี้ให้ผลลัพธ์ที่สามารถแข่งขันได้ในผลิตภัณฑ์จริง มันอาจจะตรวจสอบเส้นทางสถาปัตยกรรมใหม่ที่บริษัทจีนรายอื่นๆ ที่ถูกคว่ำบาตรทำตาม — และอาจมีอิทธิพลต่อการตอบสนองต่อจุดจบของการสเกลเชิงเรขาคณิตของอุตสาหกรรมโลก แม้แต่นอกประเทศจีน

จาก 'ย่อขนาดทรานซิสเตอร์' สู่ 'ย่นระยะเวลา'

แก่นแท้ของกฎการสเกลเทา คือการให้ความสำคัญกับ τ (tau) ซึ่งก็คือเวลาในการแพร่กระจายสัญญาณ ให้เป็นมาตรวัดความก้าวหน้าหลัก โดยการปรับแต่งว่าสัญญาณเคลื่อนที่ผ่านอุปกรณ์, วงจร, ชิป และระบบได้เร็วแค่ไหน หัวเว่ยอ้างว่าสามารถดึงประสิทธิภาพและความประหยัดพลังงานออกมาจากโหนดการผลิตที่มีอยู่ได้มากขึ้น

นี่เป็นเรื่องสำคัญเพราะกฎของมัวร์ซึ่งพึ่งพาการเพิ่มความหนาแน่นของทรานซิสเตอร์เป็นสองเท่าทุก 18 ถึง 24 เดือนโดยอาศัยความก้าวหน้าทางลิโธกราฟีนั้น กำลังชะลอตัวลงทั่วโลกเนื่องจากข้อจำกัดทางกายภาพและเศรษฐกิจ หัวเว่ยกำลังวางตำแหน่งให้ 'เทา' เป็นหลักการสืบทอดที่ทำงานได้ภายในข้อจำกัดของความเป็นจริงที่ถูกคว่ำบาตร

LogicFolding: ทางลัดเลี่ยงมาตรการคว่ำบาตรในทางปฏิบัติ

กฎการสเกลเทาจะเป็นเพียงแบบฝึกหัดทางทฤษฎี หากไม่มี LogicFolding สถาปัตยกรรมชิปที่ใช้งานได้จริงซึ่งหัวเว่ยประกาศมาพร้อมกัน แทนที่จะใช้ทรานซิสเตอร์ลอจิกแบบชั้นเดียวในแนวราบ LogicFolding จะซ้อนชั้นของวงจรหลายๆ ชั้นในแนวตั้ง — โดยพื้นฐานแล้วคือการสร้างชิปลอจิกแบบ 3 มิติ

หัวเว่ยรายงานว่าการใช้ LogicFolding แบบ 2 ชั้น (double-layer) จะเพิ่มความหนาแน่นของทรานซิสเตอร์ได้ 55% และเพิ่มประสิทธิภาพการใช้พลังงานได้ 41% จุดสำคัญคือ ทั้งหมดนี้สามารถผลิตได้โดยใช้เครื่องมือลิโธกราฟี Deep Ultraviolet (DUV) รุ่นเก่าที่มีอยู่แล้ว ซึ่งไม่อยู่ภายใต้มาตรการคว่ำบาตรของสหรัฐฯ ที่เข้มงวดที่สุดซึ่งปิดกั้นการเข้าถึงเครื่องจักร EUV ของ ASML

โร้ดแมปเชิงพาณิชย์แรก: ปลายปี 2026

• ชิป LogicFolding ตัวแรกจะปรากฏในหน่วยประมวลผลสมาร์ทโฟน Kirin รุ่นใหม่ภายในปีนี้ โดยบรรลุความหนาแน่น 238 ล้านทรานซิสเตอร์ต่อตารางมิลลิเมตร
• ชิปเหล่านี้คาดว่าจะเปิดตัวในสมาร์ทโฟนซีรีส์ Huawei Mate 90

เป้าหมายระยะยาว: เทียบเท่าระดับ 1.4 นาโนเมตร ภายในปี 2031

• ด้วยการซ้อน 3 ชั้น (three-layer) หัวเว่ยคาดการณ์ว่าชิประดับไฮเอนด์ของบริษัทจะมีความหนาแน่นของทรานซิสเตอร์เทียบเท่ากับ กระบวนการผลิต 1.4 นาโนเมตร (nm) ภายในปี 2031
• นี่จะทำให้หัวเว่ยเข้าใกล้พรมแดนการผลิตชิปของโลก ทัดเทียมกับระดับที่ TSMC, Samsung และ Intel คาดว่าจะไปถึงในช่วงปลายทศวรรษนี้
• โร้ดแมปทั้งหมดได้รับการออกแบบให้สำเร็จได้โดยใช้เครื่องมือการผลิตแบบ DUV เพียงอย่างเดียว

ความสำคัญเชิงยุทธศาสตร์ต่อการพึ่งพาตนเองด้านเซมิคอนดักเตอร์ของจีน

การประกาศนี้ถูกมองว่าเป็นมากกว่าแค่โร้ดแมปผลิตภัณฑ์ นักวิเคราะห์หลายคนกล่าวถึงมันว่าเป็น "ช่วงเวลา DeepSeek (DeepSeek moment)" ของภาคเซมิคอนดักเตอร์จีน — การค้นพบความก้าวหน้าทางสถาปัตยกรรมที่พยายามเลี่ยงผ่านอุปสรรคด้านฮาร์ดแวร์ของสหรัฐฯ แทนที่จะรอให้อุปสรรคนั้นหมดไป

มีหลายปัจจัยที่ยกระดับความสำคัญเชิงยุทธศาสตร์นี้:

• กรอบแนวคิดระดับโลกครั้งแรกของจีน: สื่อทางการจีนเน้นย้ำว่านี่เป็นครั้งแรกที่จีนได้เสนอหลักการชี้นำที่มีเป้าหมายเพื่ออุตสาหกรรมเซมิคอนดักเตอร์ระดับโลก แทนที่จะเดินตามโร้ดแมปที่กำหนดโดยบริษัทและสมาคมของชาติตะวันตก
• ใช้งานได้ทั้งสมาร์ทโฟนและ AI: กฎการสเกลเทาและ LogicFolding ได้รับการออกแบบมาเพื่อปรับปรุงทั้งชิป SoC สำหรับสมาร์ทโฟนตระกูล Kirin และตัวเร่งความเร็ว AI ตระกูล Ascend โดยมีเป้าหมายโดยตรงไปยังตลาดชิป AI ภายในประเทศ ซึ่งปัจจุบัน Nvidia ครองส่วนแบ่งที่แข็งแกร่งอยู่
• เหตุการณ์สำคัญของระบบนิเวศที่พึ่งพาตนเอง: การประกาศนี้ตอกย้ำถึงแรงผลักดันของปักกิ่งที่กว้างขึ้นในการสร้างระบบนิเวศชิปภายในประเทศที่ไม่ต้องพึ่งพาเครื่องมือการผลิตชิปจากต่างชาติ ซึ่งเป็นเป้าหมายที่มาตรการคว่ำบาตรของสหรัฐฯ ถูกออกแบบมาเพื่อขัดขวาง

หัวเว่ยกล่าวว่าบริษัทได้ออกแบบและผลิตชิปจำนวนมากตามหลักการของกฎการสเกลเทาแล้วถึง 381 ชิป

สิ่งที่ Huawei ยังไม่ได้แสดงให้เห็น

การประกาศนี้สร้างพาดหัวข่าวไปทั่วโลก แต่มีข้อแม้ที่สำคัญหลงเหลืออยู่ หัวเว่ย ไม่ได้ให้ข้อมูลประสิทธิภาพที่เป็นอิสระหรือการทดสอบเปรียบเทียบ (benchmark) ที่ตรวจสอบได้ ในงานประชุมนี้

ความหนาแน่นที่เทียบเท่า ไม่ได้หมายถึงประสิทธิภาพที่เทียบเท่า
ความหนาแน่นของทรานซิสเตอร์เป็นเพียงตัวแปรหนึ่งในประสิทธิภาพของชิป การมีจำนวนทรานซิสเตอร์เทียบเท่าระดับ 1.4nm ผ่านการซ้อน 3 มิติ ไม่ได้หมายความว่าจะมีคุณลักษณะด้านพลังงาน, ความเร็วสัญญาณนาฬิกา, พฤติกรรมความร้อน หรืออัตราผลผลิตจากการผลิต (yield) ที่เทียบเท่ากับชิปที่ผลิตบนโหนด 1.4nm จริงโดย TSMC หรือ Samsung โดยอัตโนมัติ

ความท้าทายด้านความร้อนของการซ้อนแนวตั้ง
การซ้อนชั้นลอจิกทำให้เกิดความซับซ้อนในการระบายความร้อนอย่างมีนัยสำคัญ ความร้อนที่เกิดขึ้นตรงกลางของชิป 3 มิติที่ซ้อนกันนั้นกำจัดได้ยากกว่า การจัดการเรื่องนี้โดยไม่ทำให้ประสิทธิภาพลดลงหรือความน่าเชื่อถือลดลง เป็นอุปสรรคทางวิศวกรรมที่ทราบกันดีสำหรับการออกแบบชิป 3 มิติทั้งหมด

ไทม์ไลน์ที่ทะเยอทะยาน ผลผลิตการผลิตที่ยังไม่ได้รับการยืนยัน
การย้ายจากชิป 2 ชั้นที่ผ่านการพิสูจน์แล้วในปี 2026 ไปสู่ผลิตภัณฑ์เชิงพาณิชย์แบบ 3 ชั้นที่ให้ผลผลิตสูงภายในปี 2031 เป็นเส้นตารางเวลาที่ทะเยอทะยานมาก นักวิเคราะห์ภายนอกยังไม่ได้ตรวจสอบว่าเป้าหมายด้านความหนาแน่น, พลังงาน และผลผลิตที่กล่าวอ้างนั้นสามารถบรรลุได้ตามกำหนดการหรือไม่

จุดเปลี่ยนในสงครามชิประหว่างสหรัฐฯ-จีน

ไม่ว่าหัวเว่ยจะบรรลุทุกเหตุการณ์สำคัญได้ตรงตามเวลาหรือไม่ การประกาศกฎการสเกลเทาและ LogicFolding ถือเป็นสัญญาณการเปลี่ยนผ่านเชิงกลยุทธ์ที่สำคัญ แทนที่จะรอให้มาตรการคว่ำบาตรถูกยกเลิกหรือรอให้ความสามารถด้าน EUV ภายในประเทศเติบโตเต็มที่ หัวเว่ยกำลังพยายามกำหนดนิยามใหม่ว่าอะไรคือ 'ความก้าวหน้าทางเซมิคอนดักเตอร์' ในเงื่อนไขที่เครื่องมือที่มีอยู่ของตนสามารถตอบสนองได้

หากแนวทางนี้ให้ผลลัพธ์ที่สามารถแข่งขันได้ในผลิตภัณฑ์จริง มันอาจจะตรวจสอบเส้นทางสถาปัตยกรรมใหม่ที่บริษัทจีนรายอื่นๆ ที่ถูกคว่ำบาตรทำตาม — และอาจมีอิทธิพลต่อการตอบสนองต่อจุดจบของการสเกลเชิงเรขาคณิตของอุตสาหกรรมโลก แม้แต่นอกประเทศจีน