ซัมซุงปฏิวัติโครงสร้างชิป: เปิดตัวทรานซิสเตอร์ 3 มิติแนวตั้งครั้งแรกของโลก พร้อมทุบสถิติระยะห่างเกต 42 นาโนเมตร

ซัมซุงได้พลิกโฉมโครงสร้างพื้นฐานของทรานซิสเตอร์ลอจิกใหม่หมด และวงการเซมิคอนดักเตอร์ก็จับตาดูอย่างใกล้ชิด ณ งานประชุมสัมมนา VLSI ประจำปี 2026 ทีมศูนย์วิจัยและพัฒนาเซมิคอนดักเตอร์ของบริษัทได้เปิดตัว “ทรานซิสเตอร์สนามไฟฟ้าแบบเรียงซ้อน 3 มิติ” (3D Stacked Field-Effect Transistor หรือ 3DSFET) ที่ใช้งานได้จริงเป็นรายแรกของวงการ พร้อมคว้ารางวัลบทความวิจัยยอดเยี่ยม (Best Paper Award) อันทรงเกียรติจากบทความที่ส่งเข้าประกวดกว่า 1,000 ฉบับ นี่ไม่ใช่แค่การย่อขนาดให้เล็กลงเพียงเล็กน้อย แต่คือการเปลี่ยนกระบวนทัศน์จากแนวนอนสู่แนวตั้ง ซึ่งสัญญาว่าจะทลายกำแพงทางฟิสิกส์ที่กำลังปิดล้อมการออกแบบชิปแบบดั้งเดิม

หัวใจสำคัญของความสำเร็จนี้อยู่ที่สถิติใหม่ “ระยะห่างเกต” (Gate Pitch) เพียง 42 นาโนเมตร ซึ่งเป็นตัวชี้วัดความกว้างในแนวนอนของทรานซิสเตอร์หนึ่งตัว โดยก่อนหน้านี้ สถิติเดิมของอุตสาหกรรมอยู่ที่ 48 นาโนเมตร นับเป็นก้าวกระโดดครั้งสำคัญด้านความหนาแน่น และที่สำคัญยิ่งกว่านั้น ซัมซุงบรรลุผลสำเร็จนี้ได้โดยไม่ได้ทำให้ทรานซิสเตอร์แบบเดิมเล็กลง แต่ด้วยการ “สร้างมันขึ้นไปในแนวตั้ง”

หลบหลีกกับดักแนวนอน

ตลอดหลายทศวรรษที่ผ่านมา วิวัฒนาการของชิปประมวลผลเป็นเรื่องราวของการย่อขนาดทรานซิสเตอร์เพื่ออัดแน่นประสิทธิภาพให้มากขึ้นบนแผ่นซิลิคอนพื้นที่เท่าเดิม ทว่า การย่อขนาดในแนวนอนนี้ได้มาถึงจุดที่เป็นคอขวดขั้นพื้นฐานแล้ว ในการป้องกันสัญญาณรบกวนทางไฟฟ้าระหว่างทรานซิสเตอร์ชนิด N (NMOS) และชนิด P (PMOS) ที่วางเรียงกันในแนวนอน จำเป็นต้องมีชั้นฉนวนกั้นทางกายภาพคั่นกลาง ชั้นฉนวนนี้ไม่สามารถทำให้บางลงได้เรื่อยๆ โดยไม่เสี่ยงต่อการรบกวนกันของสัญญาณ (Crosstalk) และทำให้ประสิทธิภาพลดลง นั่นจึงเป็นข้อจำกัดตายตัวว่าทรานซิสเตอร์จะนำมาเรียงชิดกันได้มากน้อยแค่ไหน

นวัตกรรมของซัมซุงคือการเลี่ยงปัญหานี้ไปโดยสิ้นเชิง แทนที่จะวางทรานซิสเตอร์ NMOS และ PMOS เคียงข้างกัน สถาปัตยกรรม 3DSFET ใหม่นี้จะ “เรียงซ้อนกันในแนวดิ่ง” นั่นหมายความว่า ชั้นฉนวนกั้นที่สำคัญยิ่งระหว่างทรานซิสเตอร์ทั้งสองชนิด จะกลายเป็นโครงสร้างแนวดิ่ง ซึ่งไม่กินพื้นที่ผิวเพิ่มเติมบนแผ่นชิปเลย ตามทฤษฎีแล้ว วิธีการนี้สามารถเพิ่มความหนาแน่นของทรานซิสเตอร์ได้เป็นสองเท่าภายในรอยเท้าพื้นที่เดิม โดยไม่ต้องผลักดันขีดจำกัดของการเป็นฉนวนในแนวนอนอีกต่อไป

นวัตกรรมหลัก: นาโนชีตสามชั้นและสถิติ 42 นาโนเมตร

การนำวิสัยทัศน์แนวดิ่งนี้มาปฏิบัติให้เกิดผลจริงเป็นผลงานที่ต้องใช้ทั้งวิทยาการวัสดุและวิศวกรรมความแม่นยำ ทีมงานของซัมซุงไม่ได้เพียงแค่นำทรานซิสเตอร์ง่ายๆ สองตัวมาวางซ้อนกัน 3DSFET ของพวกเขาใช้ ช่องสัญญาณแบบนาโนชีต (Nanosheet) ที่เรียงซ้อนกันสามชั้นสำหรับทั้งทรานซิสเตอร์ด้านบน (ชนิด P) และด้านล่าง (ชนิด N) รวมแล้วเป็นนาโนชีตถึงหกชั้นบนแผ่นเวเฟอร์แผ่นเดียว นี่คือจำนวนนาโนชีตที่เรียงซ้อนกันได้มากที่สุดเท่าที่เคยมีการสาธิตในทรานซิสเตอร์แบบเรียงซ้อน 3 มิติ หรือ CFET (ทรานซิสเตอร์แบบเติมเต็ม) สถาปัตยกรรมนาโนชีตนั้นมีข้อดีในด้านการควบคุมทางไฟฟ้าสถิตเหนือกระแสไฟฟ้าที่เหนือกว่า และเมื่อผสานเข้ากับการเรียงซ้อนในแนวตั้ง ก็จะสร้างพลังร่วมอันทรงพลังเพื่อประสิทธิภาพการทำงานและประสิทธิภาพการใช้พลังงาน

เพื่อให้บรรลุผลนี้ เหล่าวิศวกรต้องแก้ปัญหาความท้าทายสำคัญเรื่องการแยกทางไฟฟ้า ทรานซิสเตอร์ที่อยู่ติดกันในแนวดิ่งจำเป็นต้องมีกำแพงฉนวนที่สมบูรณ์แบบเพื่อทำหน้าที่อย่างอิสระต่อกัน ทีมงานได้นำเสนอ ชั้นไดอิเล็กตริกตัวกลาง (Intermediate Dielectric Layer) คุณภาพสูงเข้ามาคั่นกลางระหว่างอุปกรณ์ด้านบนและด้านล่าง ฉนวนแนวดิ่งนี้คือกุญแจสำคัญที่ไขไปสู่การรวมกันอย่างหนาแน่น โดยขจัดปัญหาสัญญาณรบกวนซึ่งอาจทำให้การออกแบบนี้ใช้งานไม่ได้

ผลลัพธ์คืออุปกรณ์ที่ทำงานได้อย่างสมบูรณ์ด้วยระยะห่างเกต 42 นาโนเมตร ซึ่งเล็กที่สุดเท่าที่เคยมีการบันทึกไว้เป็นสาธารณะ คุณอุค-ฮยอน ควอน (Wookhyun Kwon) ผู้เชี่ยวชาญจากทีมพัฒนาเทคโนโลยีลอจิกของซัมซุง ได้อธิบายชัดเจนว่า แม้งานวิจัยก่อนหน้านี้จะเคยรายงานขนาดที่เล็กกว่า แต่ตัวเลข 42 นาโนเมตรนี้ เป็นตัวเลขที่ “เล็กที่สุดเท่าที่เคยทำได้จริงในโครงสร้างทรานซิสเตอร์ที่ถูกสร้างขึ้นมา”

การันตีด้วยรางวัลอันทรงเกียรติ

ความสำคัญของผลงานนี้ได้รับการยอมรับในทันทีจากชุมชนวิชาการและอุตสาหกรรม ณ งานประชุมสัมมนา VLSI ซึ่งเป็นหนึ่งในสามการประชุมด้านเซมิคอนดักเตอร์ชั้นนำของโลก บทความวิจัยเรื่อง “First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications” ซึ่งเขียนโดย ดอง-ฮุน ฮวาง (Donghoon Hwang) และคณะ ได้รับคะแนนรีวิว 8.29 จาก 10 คะแนน ซึ่งเป็นคะแนนสูงสุดในบรรดาบทความที่ส่งเข้าประกวดทั้งหมด คะแนนอันยอดเยี่ยมนี้ทำให้พวกเขาคว้าทั้งรางวัลบทความวิจัยยอดเยี่ยม (Best Paper Award) และถูกยกย่องให้เป็น “จุดเด่นด้านเทคโนโลยี” (Technology Highlight) ของการประชุมสัมมนาครั้งนี้

เส้นทางข้างหน้าสำหรับชิป AI และ HPC

ซัมซุงมองว่าสถาปัตยกรรม 3DSFET จะเป็นเทคโนโลยีพื้นฐานสำหรับอนาคตของเซมิคอนดักเตอร์ลอจิกสมรรถนะสูง โดยมุ่งเป้าไปที่ความต้องการขั้นสูงสุดของแอปพลิเคชัน AI และการประมวลผลสมรรถนะสูง (High-Performance Computing - HPC) ในยุคหน้า ซึ่งความหนาแน่นของทรานซิสเตอร์เป็นหัวใจสำคัญของประสิทธิภาพ

อย่างไรก็ตาม จำเป็นอย่างยิ่งที่ต้องมองว่านี่คือ “ข้อพิสูจน์แนวคิด” (Proof-of-Concept) อันยิ่งใหญ่ ไม่ใช่การประกาศสินค้าใหม่ ผลงานนี้ยังอยู่ในขั้นตอนการสาธิตความเป็นไปได้ ทีมพัฒนาเทคโนโลยีลอจิกของซัมซุงได้กล่าวว่าจะทำการวิจัยต่อไปโดยมีเป้าหมายเพื่อการพาณิชย์ในท้ายที่สุด แต่ยังไม่มีการระบุกรอบเวลาสำหรับการผลิตในปริมาณมาก ยังคงมีงานพัฒนาอีกมากมายที่ต้องทำเพื่อเปลี่ยนการสาธิตอุปกรณ์เดี่ยวนี้ไปสู่กระบวนการผลิตที่ให้ผลผลิตสูงและผลิตได้จริงในเชิงพาณิชย์ แม้เส้นทางข้างหน้ายังอีกยาวไกล แต่ซัมซุงก็ได้ให้คำตอบที่เป็นรูปธรรมและผ่านการตรวจสอบแล้ว สำหรับคำถามที่ว่า อะไรจะเกิดขึ้นหลังจากยุคของนาโนชีต คำตอบคือ “การมุ่งหน้าขึ้นไป”