TSMC เผยโรดแมปชิปใหม่ A13, A12 และ N2U ดันแพ็กเกจ CoWoS ใหญ่ขึ้นรับยุค AI

A13

• เป็นโหนดระดับอังสตรอมที่พัฒนาต่อจาก A14
• ถูกออกแบบให้เป็น “direct shrink” ของ A14 เพื่อให้ชิปมีขนาดเล็กลงและประหยัดพลังงานมากขึ้น
• เหมาะกับงานประมวลผลหนัก เช่น AI, high‑performance computing (HPC) และอุปกรณ์พกพารุ่นเรือธง

A12

• โหนดที่เล็กลงไปอีกในสายอังสตรอม
• ถูกวางไว้ในโรดแมปเพื่อขยายขีดจำกัดของการย่อทรานซิสเตอร์ให้ลึกกว่าระดับ 2 นาโนเมตร

N2U

• เป็นเวอร์ชันต่อยอดของเทคโนโลยี 2nm (N2)
• มุ่งปรับปรุงประสิทธิภาพและการใช้พลังงานโดยยังใช้พื้นฐานของตระกูล N2 เดิม

ตามรายงานในอุตสาหกรรม A13 และ A12 มีเป้าหมายเข้าสู่การผลิตจริงในช่วงปลายทศวรรษนี้ ซึ่งสะท้อนว่า TSMC กำลังวางแผนเทคโนโลยีล่วงหน้าไปจนถึงราวปี 2029

แล้วโหนด A16 อยู่ตรงไหน

แม้ในงานนี้จะไม่ได้มีรายละเอียดใหม่เกี่ยวกับ A16 มากนัก แต่รายงานอุตสาหกรรมระบุว่า กำหนดการผลิตจำนวนมากของ A16 เลื่อนออกไปเป็นประมาณปี 2027 จากที่คาดไว้ก่อนหน้านี้

แพ็กเกจ CoWoS ขนาดยักษ์: yield เกิน 98%

อีกหนึ่งหัวใจสำคัญของงานคือเทคโนโลยี CoWoS (Chip‑on‑Wafer‑on‑Substrate) ซึ่งเป็นระบบแพ็กเกจขั้นสูงที่กำลังกลายเป็นโครงสร้างหลักของชิป AI รุ่นใหม่

TSMC ยืนยันว่าได้เริ่ม การผลิตจำนวนมากของแพ็กเกจ CoWoS รุ่นใหม่ที่มีขนาดใหญ่ที่สุดในอุตสาหกรรม

ข้อมูลสำคัญคือ

• แพลตฟอร์ม CoWoS ขนาด 5.5 reticle
• มีอัตราผลผลิตหรือ yield มากกว่า 98%

คำว่า reticle หมายถึงพื้นที่สูงสุดของชิปที่สามารถสร้างได้ในขั้นตอนลิโทกราฟี หากต้องการชิปที่ใหญ่กว่านั้น บริษัทจะใช้วิธี รวมหลายได (dies) เข้าด้วยกันในแพ็กเกจเดียว ซึ่งเป็นเทคนิคที่ CoWoS ทำได้ดีมาก

วิธีนี้ช่วยให้สามารถสร้างโปรเซสเซอร์ AI ขนาดใหญ่ที่ประกอบด้วย

• ชิปคอมพิวต์หลายตัว (chiplets)
• หน่วยความจำ HBM หลายกอง
• การเชื่อมต่อความเร็วสูงระหว่างกัน

โรดแมป CoWoS: ใหญ่ขึ้นอีกหลายเท่า

TSMC ยังบอกเป็นนัยว่าขนาดของแพ็กเกจ AI จะเพิ่มขึ้นอีกมากในอีกไม่กี่ปีข้างหน้า

รายงานอุตสาหกรรมระบุว่าแผนคร่าว ๆ คือ

• แพลตฟอร์ม ประมาณ 14 reticle ในปี 2028
• ขยายไปถึง ประมาณ 40 reticle ภายในปี 2029

ถ้าเกิดขึ้นจริง ชิป AI ในอนาคตอาจมีขนาดใหญ่กว่าชิป GPU ปัจจุบันหลายเท่า และ เทคโนโลยีแพ็กเกจจะกลายเป็นองค์ประกอบระดับสถาปัตยกรรมของระบบคอมพิวเตอร์ทั้งระบบ

ความคืบหน้าการผลิต 2 นาโนเมตร

นอกจากโรดแมประยะยาวแล้ว TSMC ยังเดินหน้าขยายการผลิตโหนด 2nm (N2) อย่างต่อเนื่อง

• กระบวนการ N2 เริ่มผลิตเชิงพาณิชย์ช่วงปลายปี 2025
• ความต้องการจากลูกค้ารายใหญ่สูงมาก โดยเฉพาะบริษัทที่พัฒนาชิป AI และชิปมือถือระดับไฮเอนด์

ด้วยความต้องการที่เพิ่มขึ้น บริษัทจึงกำลังขยายกำลังการผลิตเพื่อรองรับคลื่นดีมานด์ของชิปขั้นสูงในตลาดโลก

การแข่งขันกับ Intel และ Samsung

สนามแข่งขันเซมิคอนดักเตอร์ตอนนี้ไม่ได้ตัดสินกันแค่ที่ขนาดทรานซิสเตอร์ แต่ยังรวมถึง

• ความเร็วในการผลิตจริง
• อัตรา yield
• ความสามารถด้านแพ็กเกจขั้นสูง

รายงานบางแหล่งระบุว่า

• Samsung มี yield ของสายการผลิต 2nm ประมาณ 14% ในช่วงแรก
• Intel มีรายงานว่าไทม์ไลน์ของโหนด 18A เลื่อนออกไปราว 6 เดือน

ตัวเลขเหล่านี้มาจากรายงานภายนอกเพียงบางส่วน จึงควรตีความอย่างระมัดระวัง แต่ก็สะท้อนว่าการผลิตชิประดับนาโนเมตรขั้นสูงนั้นมีความซับซ้อนมาก

ยุคใหม่ของอุตสาหกรรมชิป: โหนด + แพ็กเกจ

สิ่งที่เห็นได้ชัดจากงาน Symposium ครั้งนี้คือ การเพิ่มประสิทธิภาพของคอมพิวเตอร์ยุค AI ต้องพึ่งทั้งการย่อทรานซิสเตอร์และการแพ็กเกจขั้นสูงควบคู่กัน

• โหนดระดับอังสตรอมอย่าง A13 และ A12 ผลักขีดจำกัดด้านลิโทกราฟี
• ระบบแพ็กเกจ CoWoS ทำให้ชิปขนาดยักษ์และหน่วยความจำจำนวนมากทำงานร่วมกันได้

สำหรับฮาร์ดแวร์ AI ที่ต้องใช้พลังประมวลผลและแบนด์วิดท์มหาศาล เทคโนโลยีสองด้านนี้กำลังกลายเป็น ปัจจัยชี้ขาดในการแข่งขันของผู้ผลิตชิปทั่วโลก — และโรดแมปของ TSMC บ่งชี้ว่าบริษัทตั้งใจรักษาความเป็นผู้นำอย่างน้อยไปจนถึงปลายทศวรรษนี้.