เมื่อห้องแล็บ STEEL ของ SemiAnalysis ผ่าพิสูจน์ Kirin 9030 Pro ชิปที่ก้าวหน้าที่สุดของจีนเผยให้เห็นอะไร?

งานวิเคราะห์ชิ้นสำคัญจาก Dylan Patel แห่ง SemiAnalysis ได้เริ่มต้นขึ้นแล้ว ณ เมืองฮิลส์โบโร รัฐออริกอน สหรัฐอเมริกา กับห้องปฏิบัติการแห่งใหม่ในชื่อ STEEL (Teardown Engineering & Evaluation Lab) โดยเป้าหมายแรกที่เลือกมาผ่าพิสูจน์ก็ไม่ใช่ใครที่ไหน แต่เป็นชิประดับเรือธง HiSilicon Kirin 9030 Pro หัวใจหลักของสมาร์ทโฟน Huawei Mate 80 Pro

รายงานฉบับเต็มซึ่งเผยแพร่ในเดือนมิถุนายน 2026 นี้ได้ใช้ กล้องจุลทรรศน์อิเล็กตรอนแบบส่องผ่าน (TEM) ส่องตัดขวางวงจรภายในเพื่อวัดค่า เปรียบเทียบสมรรถนะ และวิเคราะห์กลยุทธ์ระยะยาวของหัวเหว่ย ที่พยายามจะก้าวข้ามกำแพงมาตรการควบคุมการส่งออกของสหรัฐฯ ที่ปิดกั้นไม่ให้จีนเข้าถึงเครื่องจักรผลิตชิปขั้นสูงอย่าง EUV (Extreme Ultraviolet Lithography)

นี่คือสิ่งที่ห้องแล็บ STEEL ค้นพบจากชิป Kirin 9030 Pro และสิ่งที่พวกเขาไม่ได้พูดถึง

SMIC N+3: ตัวเลขความหนาแน่นที่น่าทึ่ง แต่ต้องแลกด้วยต้นทุนมหาศาล

ไฮไลท์สำคัญจากการผ่าพิสูจน์คือ กระบวนการผลิต SMIC N+3 ที่ผลิตโดยบริษัท SMIC ของจีน สามารถอัดความหนาแน่นของทรานซิสเตอร์ได้ถึง 113.4 ล้านตัวต่อตารางมิลลิเมตร (MTr/mm²) ซึ่งแซงหน้ากระบวนการ TSMC N6 (107.7 MTr/mm²) ของไต้หวันไปได้เล็กน้อย โดยทาง SMIC สามารถลดความสูงของเซลล์ (cell height) จาก 252 นาโนเมตร (ใน N+2) ลงมาอยู่ที่ 228 นาโนเมตร และลดระยะห่างของเกต (contacted gate pitch: CGP) จาก 63 นาโนเมตร เหลือ 57 นาโนเมตร

ที่น่าตกใจยิ่งกว่าคือ ระยะห่างของโลหะที่เล็กที่สุด (M0 Metal Pitch) ซึ่งอยู่ที่เพียง 32.5 นาโนเมตร เล็กกว่า 36 นาโนเมตร ในชิป Panther Lake ของ Intel ที่ผลิตด้วยเทคโนโลยี Intel 18A อยู่ประมาณ 10% อย่างไรก็ตาม ทาง SemiAnalysis รีบเน้นย้ำว่านี่เป็นเพียงการเปรียบเทียบตัวเลขทางเทคนิคเฉพาะจุด (cherry-picked metric) เท่านั้น และไม่ได้หมายความว่ากระบวนการ N+3 จะเหนือกว่า Intel 18A ในภาพรวมแต่อย่างใด

ความสำเร็จทั้งหมดนี้เกิดขึ้นได้ โดยไม่ต้องใช้เครื่อง EUV เลยแม้แต่เครื่องเดียว แต่อาศัยเทคนิค DUV แบบมัลติแพทเทิร์นนิ่งเชิงรุก (aggressive DUV multi-patterning) ร่วมกับการปรับแต่งการออกแบบ (design-technology co-optimization: DTCO) ซึ่งเป็นความสำเร็จทางวิศวกรรมขนานแท้ ทว่า SemiAnalysis ชี้ให้เห็นถึงราคาที่ต้องจ่าย นั่นคือความซับซ้อนของกระบวนการผลิตที่พุ่งสูงขึ้น อัตราผลผลิต (yield) ที่ต่ำกว่า และต้นทุนที่แพงขึ้นอย่างมีนัยสำคัญ จนทำให้ N+3 ไม่สามารถเทียบชั้นกับ TSMC N6 ได้ในแง่ของความสมบูรณ์ของกระบวนการหรือต้นทุนการผลิต

รายงานระบุชัดว่า N+3 คือ กระบวนการระดับ 7 นาโนเมตร รุ่นที่สามของ SMIC ไม่ใช่กระบวนการ 5 นาโนเมตรแท้จริง ซึ่งสอดคล้องกับผลวิเคราะห์ก่อนหน้านี้จาก TechInsights ในเดือนธันวาคม 2025 ที่ยืนยันว่า N+3 อยู่ในระดับความหนาแน่นประมาณ 6 นาโนเมตร

ประสิทธิภาพ: ตามหลังเรือธงปัจจุบันอยู่หลายปี

ในด้านประสิทธิภาพการทำงานจริง ทาง SemiAnalysis ระบุว่า Kirin 9030 Pro นั้นมีสมรรถนะ ตามหลังชิปเรือธงรุ่นปัจจุบันอยู่ประมาณสามปี แต่ในหลายกรณี ช่องว่างนั้นดูจะกว้างกว่านั้นอีก

ซีพียู (CPU)

• คอร์หลัก Taishan v124 ความเร็ว 2.75 GHz มีประสิทธิภาพต่อรอบสัญญาณนาฬิกา (IPC) ไล่เลี่ยกับ Arm Cortex-X2 ที่เปิดตัวในปี 2021
• ชิป Apple M1 Firestorm ที่เปิดตัวในปี 2020 ยังคงมี IPC เหนือกว่าถึง 35% ในขณะที่คอร์ P-core ของ Apple M5 รุ่นล่าสุดมี IPC สูงกว่าถึง 60% และมีประสิทธิภาพเชิงสัมบูรณ์มากกว่าถึง 2.7 เท่า
• คะแนนทดสอบ Geekbench 6 ของ Kirin 9030 Pro อยู่ที่ราว 1,131 คะแนน (Single-Core) และ 4,277 คะแนน (Multi-Core) เทียบกับชิป Snapdragon 8 Elite Gen 5 ที่ทำได้มากกว่าถึง 300% ใน Single-Core และ 245% ใน Multi-Core

จีพียู (GPU)

• Maleoon 935 จีพียูที่หัวเหว่ยออกแบบเอง มีประสิทธิภาพเทียบเคียงได้กับชิประดับเรือธงในปี 2022 และทำคะแนนเหนือกว่า Snapdragon 8+ Gen 1 เล็กน้อยในการทดสอบ 3DMark Wild Life Extreme
• แต่เมื่อเทียบกับ Snapdragon 8 Elite Gen 5 ช่องว่างจะกว้างขึ้นเป็น 2.4 ถึง 2.6 เท่า

ประสิทธิภาพการใช้พลังงาน: ช่องว่างที่ใหญ่กว่า
นี่คือจุดที่เห็นความแตกต่างได้ชัดเจนที่สุด รายงานจาก SemiAnalysis เผยให้เห็นภาพเปรียบเทียบที่ชวนตะลึง: คอร์ประหยัดพลังงาน (Efficiency Core) ของ Apple ให้ประสิทธิภาพการคำนวณจำนวนเต็ม (Integer Performance) มากกว่า 20% ในขณะที่กินไฟเพียงราว 1 วัตต์ เทียบกับคอร์หลักของหัวเหว่ยที่ต้องใช้ไฟถึง 4.5 วัตต์

SemiAnalysis วิเคราะห์ว่ารากเหง้าของปัญหานี้ไม่ได้มาจากความสามารถในการออกแบบ เพราะงานออกแบบคอร์ของหัวเหว่ยนั้นใกล้เคียงกับระดับผู้นำอุตสาหกรรมในเจนเนอเรชั่นก่อนหน้า แต่เป็น "ความเสียเปรียบด้านการผลิต" (manufacturing deficit) ต่างหาก Apple และ Qualcomm ได้ใช้กระบวนการผลิตที่ล้ำสมัยกว่าอย่าง TSMC N4 และ N3P ซึ่งมอบข้อได้เปรียบพื้นฐานในเรื่องแรงดันและความถี่ (voltage-frequency curve) ที่เหนือกว่า SMIC N+3 ที่ใช้แต่กระบวนการ DUV อย่างเทียบไม่ติด

LogicFolding: ไม้ตายของหัวเหว่ยเพื่อหลีกเลี่ยงการคว่ำบาตร

SemiAnalysis มองว่ากลยุทธ์ LogicFolding ของหัวเหว่ยคือไม้ตายโดยตรงเพื่อตอบโต้การถูกตัดตอนจากเทคโนโลยี EUV โดยเปลี่ยนแนวทางจากการย่อขนาดทรานซิสเตอร์แบบเดิมไปสู่ การซ้อนวงจรแบบ 3 มิติ (3D stacking) เพื่อเป็นเส้นทางหลักในการเพิ่มสมรรถนะ โดยหัวเหว่ยได้นำเสนอสถาปัตยกรรมนี้ต่อสาธารณะในงานประชุม IEEE ISCAS 2026 ที่เซี่ยงไฮ้ เมื่อวันที่ 25 พฤษภาคม 2026

กฎการสเกล เทา (Tau (τ) Scaling Law)
นางเหอ ถิงโป ผู้บริหารระดับสูงของหัวเหว่ย ได้เสนอกฎนี้ขึ้นมาเพื่อเป็นทางเลือกแทนกฎของมัวร์ (Moore's Law) โดยเปลี่ยนโฟกัสจากการสเกลทรานซิสเตอร์เชิงเรขาคณิต ไปสู่การลด ระยะเวลาการเดินทางของสัญญาณ (signal transit time) ผ่านการซ้อนวงจรแนวดิ่งและการเชื่อมต่อระหว่างไดย์ (die-to-die interconnects) ที่แนบชิดยิ่งขึ้น

สถาปัตยกรรม LogicFolding
เทคนิคนี้คือการซ้อนชั้นวงจรต่างๆ ทั้งดิจิทัล, แอนะล็อก และหน่วยความจำในแนวตั้งให้กลายเป็นเลเยอร์ที่ทำงานร่วมกัน โดยใช้เทคโนโลยี Hybrid Bonding ขั้นสูงเพื่อย่นเส้นทางสัญญาณวิกฤต (critical paths) ให้สั้นลง หัวเหว่ยอ้างว่าวิธีนี้ช่วยเพิ่มความหนาแน่นของทรานซิสเตอร์ได้ถึง 55% และปรับปรุงประสิทธิภาพการใช้พลังงานได้ 41% บนกระบวนการผลิตเดิม บริษัทยังเผยว่าได้ผลิตชิปที่ใช้หลักการเหล่านี้ออกสู่ตลาดมวลชนแล้วถึง 381 รุ่นในช่วง 6 ปีที่ผ่านมา

โรดแมปที่ทะเยอทะยาน
เป้าหมายของหัวเหว่ยคือการผลิตชิปที่มีความหนาแน่นเทียบเท่า ระดับ 1.4 นาโนเมตร (nm-class) ภายในปี 2031 โดยไม่ต้องใช้ EUV ซึ่งชิป Kirin 2026 ที่จะเปิดตัวในช่วงปลายปี 2026 คาดว่าจะมีความหนาแน่นราว 238 MTr/mm² (เทียบเท่า Intel 18A) และมีคอร์ประสิทธิภาพสูงสุดที่ความเร็ว 3.1 GHz หลังจากนั้น โรดแมปในปีต่อๆ ไปก็ตั้งเป้าไว้ที่ 3.39 GHz (2027), 3.71 GHz (2028) และ 3.97 GHz (2029) ตามลำดับ ยิ่งไปกว่านั้น SemiAnalysis ยังชี้ให้เห็นว่าระยะห่าง Hybrid Bonding ของหัวเหว่ยในชิปรุ่นปี 2026 อยู่ที่ 1.5 ไมครอนและจะลดลงเหลือ 1 ไมครอนในปีถัดไป ทำให้การเชื่อมต่อระหว่างวงจรมีความหนาแน่นมากกว่าคู่แข่งถึง 16–36 เท่า

ข้อควรระวัง
SemiAnalysis ยังได้ตั้งข้อสังเกตจากเอกสารทางเทคนิคของหัวเหว่ยเองว่า การนำ LogicFolding แบบ 3 มิติที่มีความหนาแน่นสูงมาใช้กับชิป AI อย่าง Ascend อาจจะถูกเลื่อนออกไปจนถึงราว ปี 2030 โดยในช่วงแรก ชิป Ascend จะยังคงใช้การบรรจุภัณฑ์แบบ 2.5D และชิปเล็ต (chiplets) ต่อไป ข้อมูลนี้ทำให้เกิดเส้นเวลาที่แยกจากกัน: ชิป Kirin สำหรับผู้บริโภคจะเป็นตัวทดสอบสถาปัตยกรรม LogicFolding ก่อน ในขณะที่ชิป AI ระดับไฮเอนด์จะตามมาหลังจากนั้นอีกหลายปี

บทสรุปของรายงานการผ่าพิสูจน์ครั้งนี้เตือนว่า แม้ตัวเลขทางเทคนิคของ N+3 บางตัวจะน่าประทับใจ แต่ความแตกต่างพื้นฐานในกระบวนการผลิตยังคงกว้างมาก ทำให้ LogicFolding กลายเป็นเดิมพันระยะยาวที่จำเป็นแต่ยังพิสูจน์ไม่ได้