หัวเว่ย Kirin 2026: LogicFolding ปฏิวัติความหนาแน่นทรานซิสเตอร์ ทะลุกำแพงคว่ำบาตรสหรัฐฯ

• ความหนาแน่นของทรานซิสเตอร์: 238 ล้านตัวต่อตารางมิลลิเมตร (MTr/mm²) เพิ่มขึ้น 53.5–55% จากรุ่นก่อนหน้าที่มีความหนาแน่น 155 MTr/mm² บนโหนดกระบวนการผลิตเดียวกัน
• ประสิทธิภาพการใช้พลังงานที่ดีขึ้น: 40–41% สำหรับคอร์ประสิทธิภาพสูง
• ความเร็วสัญญาณนาฬิกาสูงสุด: ประมาณ 3.1 GHz สำหรับคอร์ประสิทธิภาพสูง
• เป้าหมายในแผนงาน: ภายในปี 2031 หัวเว่ยคาดว่าชิประดับสูงที่ใช้ Tau Scaling Law จะมีความหนาแน่นของทรานซิสเตอร์เทียบเท่ากับโหนดกระบวนการผลิตขนาด 1.4 นาโนเมตร (14 Å)

LogicFolding ปรับปรุงการส่งผ่านสัญญาณด้วยระยะห่างบอนด์ 1.5 µm อย่างไร

LogicFolding คือสถาปัตยกรรมชิป 3 มิติที่ "พับ" วงจรลอจิกจากชั้นระนาบเดียวไปเป็นสองชั้นหรือมากกว่าที่ซ้อนกันในแนวตั้ง กลไกหลักทำงานผ่านนวัตกรรมสองประการที่เชื่อมโยงกัน:

• การเดินสายเส้นทางวิกฤตที่สั้นลง: ด้วยการกระจายเส้นทางลอจิกที่สำคัญผ่านชั้นที่ซ้อนกัน ระยะทางจริงที่สัญญาณต้องเดินทางจะลดลงอย่างมาก ซึ่งช่วยลดค่าความหน่วงแบบ Resistive-Capacitive (RC) ซึ่งเป็นองค์ประกอบหลักของเวลาในการส่งผ่านสัญญาณ
• ระยะห่างของบอนด์ไฮบริดที่ละเอียดเป็นพิเศษ 1.5 µm: Kirin 2026 ของหัวเว่ยใช้ สถาปัตยกรรมแบบซ้อนชั้น 3 มิติที่มีระยะพิทช์บอนด์ 1.5 µm ซึ่งทำได้ด้วยเทคนิคการเชื่อมต่อแบบไฮบริดบอนดิ้งขั้นสูง (wafer-to-wafer hybrid bonding) ซึ่งให้การเชื่อมต่อแนวตั้งที่หนาแน่นขึ้น 16–36 เท่า เมื่อเทียบกับ Through-Silicon Vias (TSV) ทั่วไป ทำให้สามารถแยกส่วนสถาปัตยกรรมในระดับละเอียดข้ามชิปต่างๆ ได้ และช่วยปรับแต่งการเดินสายให้เหมาะสมยิ่งขึ้น

ผลรวมของการปรับปรุงเหล่านี้ช่วยบีบอัดค่าคงที่เวลา τ (ความหน่วงของการส่งสัญญาณ) ซึ่งเป็นเป้าหมายหลักของ Tau Scaling Law ได้โดยตรง แทนที่จะพึ่งพาการทำให้ทรานซิสเตอร์มีขนาดเล็กลง He Tingbo กล่าวว่าในขณะที่รุ่นก่อนหน้านี้ใช้เวลาสามปีในการเพิ่มความหนาแน่นจาก 126 เป็น 155 MTr/mm² แต่ LogicFolding ทำให้สามารถก้าวกระโดดไปถึง 238 MTr/mm² ได้ในรุ่นเดียว

ความหนาแน่นของทรานซิสเตอร์โดยไม่ต้องใช้โหนดกระบวนการผลิตที่เล็กลง

หัวเว่ยบรรลุ ความหนาแน่นของทรานซิสเตอร์ 238 ล้านตัวต่อตารางมิลลิเมตร (MTr/mm²) บนชิป Kirin 2026 โดยไม่ต้องย้ายไปใช้โหนดการผลิตที่เล็กลง ความหนาแน่นนี้เทียบได้กับกระบวนการผลิต 3nm ของ TSMC และโหนด 18A ของ Intel ซึ่งทำได้บนโครงสร้างพื้นฐานการผลิตของจีนที่มีอยู่ ซึ่งคาดว่าเป็นกระบวนการผลิตระดับ 7nm ที่ใช้เครื่อง DUV ของ SMIC

กลยุทธ์นี้ช่วยให้หัวเว่ยหลบเลี่ยงการคว่ำบาตรการส่งออกเครื่อง EUV ของสหรัฐฯ ได้อย่างไร

การคว่ำบาตรการส่งออกของสหรัฐฯ ป้องกันไม่ให้หัวเว่ยซื้อเครื่อง EUV (Extreme Ultraviolet) ของ ASML ซึ่งจำเป็นสำหรับการสร้างลวดลายบนทรานซิสเตอร์ที่มีขนาดเล็กกว่า 7nm กลยุทธ์ของหัวเว่ยหลีกเลี่ยงข้อจำกัดนี้ผ่านกลวิธีหลายประการที่เชื่อมโยงกัน:

• การเปลี่ยนตัวชี้วัด: Tau Scaling Law แทนที่การย่อขนาดทางเรขาคณิต (กฎของมัวร์) ด้วยการย่อขนาดเวลา โดยการปรับปรุงความหน่วงของการส่งสัญญาณ (τ) ผ่านนวัตกรรมทางสถาปัตยกรรมและ 3 มิติ แทนที่จะเป็นการย่อขนาดด้วยการพิมพ์ลายวงจร
• การเพิ่มความหนาแน่นที่ไม่ขึ้นอยู่กับเทคโนโลยีการพิมพ์ลายวงจร: การเพิ่มขึ้นของความหนาแน่นจาก LogicFolding มาจากการซ้อนชั้นในแนวตั้งและการเชื่อมต่อระหว่างชั้นที่สั้นลง ไม่ใช่จากการพิมพ์ลายวงจรที่ละเอียดขึ้น ซึ่งทำให้หัวเว่ยสามารถดึงประสิทธิภาพจากโหนดกระบวนการผลิตที่มีอยู่ซึ่งอยู่ภายใต้ข้อจำกัดได้มากขึ้น
• Hybrid Bonding เป็นตัวแทนของ EUV: ระยะพิทช์ 1.5 µm ของเทคนิคไฮบริดบอนดิ้งที่รุนแรงของหัวเว่ยให้การเชื่อมต่อแนวตั้งที่หนาแน่น โดยไม่ต้องใช้อุปกรณ์ EUV โดยบริษัทวิเคราะห์ SemiAnalysis ระบุว่าสิ่งนี้ดูเหมือนจะก้าวข้ามคู่แข่งในเทคโนโลยีไฮบริดบอนดิ้งขั้นสูง
• แผนงานปี 2031 สู่ 1.4nm ที่เทียบเท่า: ด้วยการปรับปรุงการบูรณาการ 3 มิติแบบ LogicFolding หัวเว่ยอ้างว่าสามารถไปถึงความหนาแน่นของทรานซิสเตอร์ที่เทียบเท่ากับกระบวนการ 1.4nm ภายในปี 2031 โดยไม่ต้องเข้าถึงเครื่องมือ EUV

Jensen Huang ซีอีโอของ NVIDIA ให้ความเห็นว่า Tau Scaling Law ถือเป็น "ความก้าวหน้า" แต่เสริมว่า "ไม่เป็นภัยคุกคามต่อ TSMC"

ข้อควรระวังสำคัญ: ยังไม่มีการตรวจสอบโดยอิสระ

หัวเว่ยยังไม่ได้เผยแพร่ข้อมูลเกณฑ์มาตรฐานจากบุคคลที่สาม หรือเปิดเผยว่าโรงหล่อจีนแห่งใด (คาดว่าเป็น SMIC) เป็นผู้ผลิต Kirin 2026 นักวิเคราะห์และสื่อหลายสำนัก รวมถึง The Register และ Tech Times ระบุว่าข้อมูลดังกล่าวควรได้รับการพิจารณาด้วยความระมัดระวังจนกว่าจะมีการทดสอบจากบุคคลที่สามเพื่อยืนยันประสิทธิภาพ จนกว่าจะมีการตรวจสอบดังกล่าว ตัวเลขที่รายงานยังคงเป็นเพียงข้อมูลที่หัวเว่ยเปิดเผยเองเท่านั้น