คำตอบเผยแพร่แล้ว16 แหล่งที่มา
Huawei อธิบาย LogicFolding ของ Kirin 2026 อย่างไร: เพิ่มความหนาแน่นด้วยชิป 3 มิติ แทนการย่อทรานซิสเตอร์
Huawei ระบุว่า LogicFolding แบบ 2 ชั้นของ Kirin 2026 เพิ่มความหนาแน่นทรานซิสเตอร์เชิงประสิทธิผลได้ราว 55% และลดการใช้พลังงาน 41% ที่ประสิทธิภาพเทียบเท่า Kirin 9030 Pro โดยใช้โหนดการผลิตเดียวกัน แนวทางนี้ย้ายวงจรดิจิทัล อะนาล็อก และหน่วยความจำบางส่วนไปยังซิลิคอนที่ทำงานได้ 2 ชั้น เชื่อมแบบไฮบริดบอนดิง เพื่อลดการเดินส...
เผยแพร่โดยแก้ไขด้วย GPT-5.6 Terraรูปภาพสร้างด้วย GPT Image 2
คำตอบการวิจัย
ประเด็นสำคัญ
- Huawei ระบุว่า LogicFolding แบบ 2 ชั้นของ Kirin 2026 เพิ่มความหนาแน่นทรานซิสเตอร์เชิงประสิทธิผลได้ราว 55% และลดการใช้พลังงาน 41% ที่ประสิทธิภาพเทียบเท่า Kirin 9030 Pro โดยใช้โหนดการผลิตเดียวกัน
- แนวทางนี้ย้ายวงจรดิจิทัล อะนาล็อก และหน่วยความจำบางส่วนไปยังซิลิคอนที่ทำงานได้ 2 ชั้น เชื่อมแบบไฮบริดบอนดิง เพื่อลดการเดินสายแนวนอนยาว ๆ ให้กลายเป็นการเชื่อมต่อแนวตั้งระยะสั้น
- งานขนส่งข้อมูลและงานขนานสูง เช่น NPU กับ GPU อาจได้ประโยชน์มากกว่า CPU ที่มีลำดับคำสั่งพึ่งพากัน ขณะที่การระบายความร้อน ผลผลิต ต้นทุน และความซับซ้อนในการผลิตยังเป็นโจทย์สำคัญ
AI พรอมต์
openai.comCreate a landscape editorial hero image for this Studio Global article: How does Huawei’s upcoming Kirin 2026 mobile processor use its 3D-stacked LogicFolding architecture and hybrid bonding to raise transistor d. Article summary: Huawei’s proposal is a packaging-and-physical-design strategy, not evidence that it has matched a leading-edge lithography node. LogicFolding moves selected logic and registers from a planar layout into two face-to-face . Topic tags: general, general web, user generated, government, news. Style: premium digital editorial illustration, source-backed research mood, clean composition, high detail, modern web publication hero. Use reference image context only for broad subject, composition, and topical grounding; do not copy the exact image. Avoid: logos, brand marks, copyrighted characters, real person likenesses, fake screenshots, UI text, readable text, watermar
Huawei กำลังเสนอทางเพิ่มสมรรถนะและประสิทธิภาพพลังงานของชิปจาก การออกแบบกายภาพและการรวมวงจรแบบ 3 มิติ มากกว่าการลดขนาดทรานซิสเตอร์ด้วยโหนดการผลิตใหม่ สำหรับ Kirin 2026 บริษัทระบุว่าได้แยกวงจรไปอยู่บนซิลิคอนที่ทำงานได้ 2 ชั้น แล้วประกบแบบหันหน้าเข้าหากันด้วยเทคโนโลยีไฮบริดบอนดิงที่มีจุดเชื่อมต่อหนาแน่น เป้าหมายคือทำให้วงจรที่ต้องสื่อสารกันบ่อยอยู่ใกล้กว่าเดิม เพื่อให้สัญญาณเดินทางสั้นลง 2
3
อย่างไรก็ดี ตัวเลขผลลัพธ์ทั้งหมดควรอ่านในฐานะ คำกล่าวอ้างของ Huawei ซึ่งอิงวิธีวัดและการเปรียบเทียบของบริษัทกับ Kirin 9030 Pro ยังไม่ใช่หลักฐานว่า Huawei มีโหนดลิโทกราฟีรุ่นใหม่ในระดับเดียวกัน หรือทุกประเภทงานจะได้ประโยชน์เท่ากัน 2
3
LogicFolding เปลี่ยนอะไรในชิป
ชิปแบบระนาบทั่วไปจัดวางตรรกะส่วนใหญ่ไว้บนซิลิคอนชั้นเดียว เมื่อการออกแบบซับซ้อนขึ้น สัญญาณข้อมูลและสัญญาณนาฬิกาบางส่วนต้องวิ่งผ่านเส้นโลหะแนวนอนที่ยาวขึ้น LogicFolding จึงแบ่งวงจรดิจิทัล อะนาล็อก และหน่วยความจำไปยังชั้นซิลิคอนที่ทำงานได้ซึ่งซ้อนกันในแนวตั้ง จากนั้นใช้ไฮบริดบอนดิงสร้างจุดเชื่อมต่อแนวตั้งจำนวนมากระหว่างสองชั้น 2
3
รายงานที่อ้างอิงเอกสาร Tau Scaling ของ Huawei ระบุว่า Kirin 2026 ใช้ระยะพิทช์ของไฮบริดบอนดิงราว 1.5 ไมโครเมตร และมีจุดเชื่อมต่อแนวตั้งประมาณ 50 ล้านจุด Huawei รายงานว่าความหนาแน่นทรานซิสเตอร์เพิ่มจาก 155 MTr/mm² เป็น 238 MTr/mm² ตามวิธีวัดของบริษัท หรือเพิ่มขึ้นราว 53.5–55% แม้จะใช้โหนดการผลิตเดียวกับ Kirin 9030 Pro 3
5
ดังนั้น ตัวเลขนี้จึงควรเรียกว่า ความหนาแน่นเชิงประสิทธิผล เพราะสิ่งที่ดีขึ้นมาจากการจัดวางวงจรและการเชื่อมต่อใหม่ ไม่ได้หมายความว่าทรานซิสเตอร์แต่ละตัวมีขนาดเล็กลงโดยตรง
เหตุใดสายที่สั้นลงจึงช่วยทั้งความเร็วและพลังงาน
เหตุผลทางวิศวกรรมหลักคือสายเชื่อมต่อโลหะที่ยาวมีทั้งความต้านทานและความจุไฟฟ้า สัญญาณที่ต้องวิ่งผ่านสายยาวจึงใช้เวลาเดินทางมากขึ้น และใช้พลังงานแบบไดนามิกในการชาร์จและคายประจุของสายเหล่านั้น
ด้วยการวางตรรกะที่เชื่อมโยงกันแน่นไว้คนละชั้นแต่หันเข้าหากัน Huawei ต้องการแทนที่การเชื่อมต่อแนวนอนระยะไกลบางส่วนด้วยการกระโดดแนวตั้งที่สั้นมาก ซึ่งโดยหลักการอาจช่วยให้
- ลดความหน่วงของเส้นทางวิกฤต (critical path)
- ลดระยะทางของการกระจายสัญญาณนาฬิกา
- ลดความจำเป็นของรีพีตเตอร์และบัฟเฟอร์ในเส้นทางสัญญาณและนาฬิกา
- ลดค่าความจุไฟฟ้าของส่วนเชื่อมต่อ และ
- เพิ่มเผื่อเวลาสำหรับการทำงาน หรือให้ประสิทธิภาพใกล้เดิมด้วยแรงดันไฟที่ต่ำลง
นี่คือแกนของแนวคิด Tau (τ) Scaling ของ Huawei ซึ่งเสนอว่าความก้าวหน้าของชิปไม่ควรวัดจากขนาดทรานซิสเตอร์เพียงอย่างเดียว แต่ควรพิจารณาเวลาที่สัญญาณใช้เดินทางผ่านวงจรและระบบด้วย Huawei อธิบายว่า LogicFolding เป็นวิธีบีบอัดความหน่วงของการส่งผ่านสัญญาณ ควบคู่กับการเพิ่มความหนาแน่นและประสิทธิภาพพลังงาน
จุดที่ Huawei เน้นคือ “การย้ายข้อมูล”
Huawei ไม่ได้บอกว่าการสวิตช์ของทรานซิสเตอร์ไม่มีต้นทุนพลังงาน ประเด็นของบริษัทคือ ในชิปขนาดใหญ่สมัยใหม่ การย้ายข้อมูลและการกระจายสัญญาณนาฬิกาอาจกินสัดส่วนมากของพลังงานแบบไดนามิก ทุกครั้งที่สัญญาณวิ่งผ่านเส้นโลหะยาว ๆ หรือจำเป็นต้องมีบัฟเฟอร์มาช่วยขับสัญญาณ ก็เกิดกิจกรรมการสวิตช์เพิ่มขึ้น
เพราะฉะนั้น “ความใกล้กัน” ของวงจรจึงสำคัญ หากหน่วยที่สร้างข้อมูลกับหน่วยที่นำข้อมูลไปใช้ถูกวางไว้ใกล้กว่าเดิม ชิปก็อาจเสียเวลาและพลังงานกับการขนส่งสัญญาณน้อยลง LogicFolding จึงเป็นกลยุทธ์ด้านการจัดตำแหน่งวงจรและความเป็นท้องถิ่นของข้อมูล ไม่ใช่แค่เทคนิคแพ็กเกจจิง 2
ตัวเลขที่ Huawei รายงานสำหรับ Kirin 2026
การเปรียบเทียบของ Huawei กับ Kirin 9030 Pro เป็นการวัดแบบ ประสิทธิภาพเทียบเท่า หรือ iso-performance บริษัทระบุว่าสถาปัตยกรรมใหม่ลดการใช้พลังงานรวมได้ 41% ที่ระดับประสิทธิภาพใกล้เคียงกัน พร้อมเพิ่มความหนาแน่นทรานซิสเตอร์ที่วัดได้ราว 55% และลดความหนาแน่นกำลังไฟฟ้า 5.6% ภายใต้เงื่อนไขการทำงานที่ระบุ 4
7
รายงานเกี่ยวกับเอกสารของ Huawei ยังระบุการประหยัดพลังงานที่มากกว่าในหน่วยย่อยซึ่งทำงานแบบขนานสูง ได้แก่ NPU ใช้พลังงานลดลง 66%, GPU ลดลง 58% และคอร์ CPU ประสิทธิภาพสูงลดลง 41% เมื่อเทียบกับการออกแบบแบบระนาบเดิมในการเปรียบเทียบดังกล่าว 1
รูปแบบนี้สอดคล้องกับหลักสถาปัตยกรรม NPU และ GPU มักประกอบด้วยหน่วยคำนวณที่เป็นแบบแผนและสื่อสารข้อมูลจำนวนมาก จึงมีโอกาสจัดวางหน่วยผลิตข้อมูล หน่วยใช้ข้อมูล และที่เก็บข้อมูลใกล้กันข้ามชั้นได้มากกว่า ส่วน CPU ก็ได้ประโยชน์จากเส้นทางที่สั้นลงได้เช่นกัน แต่ถูกจำกัดมากกว่าด้วยโครงสร้างการพึ่งพากันของคำสั่ง
ทำไมงาน CPU แบบลำดับจึงเร่งได้ยากกว่า
CPU มักประมวลผลชุดคำสั่งที่มีลำดับต่อเนื่อง โดยผลของคำสั่งหนึ่งอาจเป็นสิ่งที่คำสั่งถัดไปต้องรอก่อนเริ่มทำงานได้ ห่วงโซ่การพึ่งพานี้จำกัดความยืดหยุ่นในการแบ่งงานออกไปตามตำแหน่งต่าง ๆ บนชิป
การจัดวางแบบ 3 มิติยังลดต้นทุนบางส่วนของสายและนาฬิกาได้ แต่ไม่อาจลบข้อเท็จจริงที่ว่าต้องรอผลลัพธ์ของคำสั่งก่อนหน้าได้ทั้งหมด นั่นช่วยอธิบายว่าทำไมตัวเลขลดพลังงานของ CPU ที่ Huawei รายงานจึงน้อยกว่าของ NPU และ GPU 1
โจทย์วิศวกรรม: ความร้อน ผลผลิต และต้นทุน
การซ้อนตรรกะที่ทำงานอยู่หลายชั้นนำมาซึ่งปัญหาที่ยากขึ้น ความร้อนต้องถูกระบายออกจากชั้นที่อัดแน่น ขณะที่การจ่ายไฟ การทดสอบ การซ่อมแซม และการดีบักมีความซับซ้อนกว่าเดิม ความคลาดเคลื่อนในการจัดแนวเวเฟอร์และข้อบกพร่องของรอยบอนดิงยังอาจกระทบผลผลิตในการผลิตได้ อีกทั้งโครงสร้างหลายชั้นอาจเพิ่มต้นทุนทั้งกระบวนการและแพ็กเกจจิง
ข้อจำกัดเหล่านี้สำคัญ เพราะคุณค่าของการรวมวงจร 3 มิติขึ้นอยู่กับการผลิตจำนวนมากที่เชื่อถือได้ ไม่ใช่เพียงผลการออกแบบกายภาพที่น่าสนใจ Reuters มองว่าแนวทางที่กว้างขึ้นของ Huawei อาจเป็นเส้นทางหนึ่งในการลดผลกระทบจากข้อจำกัดด้านการคว่ำบาตร แต่ยังไม่ชัดเจนว่าจะนับเป็นความก้าวหน้าครั้งใหญ่ได้หรือไม่
สิ่งที่ Huawei วางแผนไว้สำหรับ Kirin 2027
แผนถัดไปของ Huawei มีความเข้มข้นขึ้น โดยตั้งเป้าพิทช์ไฮบริดบอนดิงที่ 1 ไมโครเมตร และจุดเชื่อมต่อแนวตั้ง มากกว่า 100 ล้านจุด สำหรับ Kirin 2027 บริษัทยังระบุเป้าหมายลดพลังงานแบบ iso-performance 47% และเป้าหมายระยะยาวสำหรับพิทช์โลหะชั้นบนสุดที่ 720 นาโนเมตร โดยยังคงมีจุดเชื่อมต่อแนวตั้งเกิน 100 ล้านจุด ตัวเลขเหล่านี้เป็นเป้าหมายในอนาคต ไม่ใช่ผลของผลิตภัณฑ์เชิงพาณิชย์ที่ผ่านการยืนยันอิสระแล้ว 1
5
พิทช์ที่ละเอียดขึ้นอาจทำให้การเชื่อมต่อแนวตั้งนำไปใช้กับตรรกะส่วนใหญ่ของชิปได้มากขึ้น แต่ก็เพิ่มความต้องการด้านความแม่นยำในการจัดแนว การควบคุมข้อบกพร่อง เครื่องมือออกแบบ การจัดการความร้อน และการทดสอบ
ความหมายภายใต้ข้อจำกัดการส่งออก
LogicFolding น่าสนใจในเชิงยุทธศาสตร์ เพราะมุ่งดึงประสิทธิภาพเพิ่มขึ้นโดยไม่พึ่งพาการเข้าถึงเครื่องมือลิโทกราฟีรุ่นล่าสุดเพียงอย่างเดียว แต่แนวทางนี้ไม่ได้ทำให้ข้อจำกัดด้านการผลิตหายไป การควบคุมการส่งออกเซมิคอนดักเตอร์ขั้นสูงของสหรัฐฯ ยังคงครอบคลุมชิป อุปกรณ์ และเทคโนโลยีที่เกี่ยวข้องกับการผลิตชิปขั้นสูงในจีน
ดังนั้น แนวทาง 3 มิติของ Huawei ควรถูกมองเป็นเส้นทางการสเกลที่เสริมกัน: อาจรีดขีดความสามารถจากเทคโนโลยีกระบวนการที่มีอยู่ได้มากขึ้น แต่ยังต้องอาศัยความสามารถระดับสูงด้านการบอนดิง การวัดความเที่ยงตรง ระบบออกแบบอัตโนมัติ และการดำเนินการผลิต
บทสรุป
ข้อเสนอ Kirin 2026 ของ Huawei เปลี่ยนจุดเน้นของการสเกลชิปไปสู่ การทำให้สัญญาณเดินทางสั้นลง ซิลิคอน 2 ชั้นที่เชื่อมด้วยไฮบริดบอนดิงอาจเพิ่มความหนาแน่นในการจัดวาง และลดทั้งความหน่วงกับพลังงานที่สูญเสียไปกับเส้นเชื่อมต่อยาว ๆ โดยเฉพาะในหน่วยทำงานแบบขนานและเคลื่อนย้ายข้อมูลมากอย่าง NPU และ GPU
แต่ตัวเลขพาดหัวอย่างความหนาแน่นทรานซิสเตอร์เชิงประสิทธิผลเพิ่มราว 55% และการใช้พลังงานลดลง 41% ที่ประสิทธิภาพเท่ากัน ยังเป็นคำกล่าวอ้างที่ Huawei รายงานเอง บทพิสูจน์จริงคือสถาปัตยกรรมนี้จะทำประสิทธิภาพตามสัญญา พร้อมผ่านโจทย์ความร้อน ผลผลิต และต้นทุน ในชิปมือถือที่ผลิตขายจำนวนมากได้หรือไม่ 2
3
7
Studio Global AI
ทำการวิจัยต่อ
หน้านี้รวมคำตอบที่ได้รับการสนับสนุนจากแหล่งที่มาซึ่งคุณสามารถดำเนินการต่อภายใน Studio Global
คนยังถาม
คำตอบสั้น ๆ สำหรับ "Huawei อธิบาย LogicFolding ของ Kirin 2026 อย่างไร: เพิ่มความหนาแน่นด้วยชิป 3 มิติ แทนการย่อทรานซิสเตอร์" คืออะไร
Huawei ระบุว่า LogicFolding แบบ 2 ชั้นของ Kirin 2026 เพิ่มความหนาแน่นทรานซิสเตอร์เชิงประสิทธิผลได้ราว 55% และลดการใช้พลังงาน 41% ที่ประสิทธิภาพเทียบเท่า Kirin 9030 Pro โดยใช้โหนดการผลิตเดียวกัน
ประเด็นสำคัญที่ต้องตรวจสอบก่อนคืออะไร?
Huawei ระบุว่า LogicFolding แบบ 2 ชั้นของ Kirin 2026 เพิ่มความหนาแน่นทรานซิสเตอร์เชิงประสิทธิผลได้ราว 55% และลดการใช้พลังงาน 41% ที่ประสิทธิภาพเทียบเท่า Kirin 9030 Pro โดยใช้โหนดการผลิตเดียวกัน แนวทางนี้ย้ายวงจรดิจิทัล อะนาล็อก และหน่วยความจำบางส่วนไปยังซิลิคอนที่ทำงานได้ 2 ชั้น เชื่อมแบบไฮบริดบอนดิง เพื่อลดการเดินสายแนวนอนยาว ๆ ให้กลายเป็นการเชื่อมต่อแนวตั้งระยะสั้น
ฉันควรทำอย่างไรต่อไปในทางปฏิบัติ?
งานขนส่งข้อมูลและงานขนานสูง เช่น NPU กับ GPU อาจได้ประโยชน์มากกว่า CPU ที่มีลำดับคำสั่งพึ่งพากัน ขณะที่การระบายความร้อน ผลผลิต ต้นทุน และความซับซ้อนในการผลิตยังเป็นโจทย์สำคัญ
แหล่งที่มา
windowsforum.comHuawei LogicFolding Targets 1.4nm Density, Not a 1.4nm Node
trendforce.com[News] Huawei Expands Tau Scaling Law V2 Paper, Highlighting LogicFolding Path to Ascend AI Chips in 2030
technetbooks.comHuawei Kirin 2026 Silicon Development Features ...
nationpress.comHuawei Kirin 2026 chip boosts transistor density 55% via ...