กฎสเกลลิ่งเทา (Tau (τ) Scaling Law) คืออะไร?

กฎสเกลลิ่งเทาคือตัวตายตัวแทนของกฎของมัวร์ (Moore's Law) ที่มีประวัติศาสตร์ยาวนานในการนิยามความก้าวหน้าด้วยการอัดทรานซิสเตอร์ขนาดเล็กลงจำนวนมากขึ้นบนแผ่นซิลิคอนแบนๆ Tau (τ) เปลี่ยนเป้าหมายจากการลดระยะห่างทางกายภาพระหว่างทรานซิสเตอร์ มาเป็นการลด 'เวลาที่สัญญาณใช้เดินทางข้ามชิป' ให้สั้นที่สุด

ด้วยการปรับแต่งเพื่อลดระยะเวลาการส่งสัญญาณมากกว่าการย่อขนาดวงจร กรอบแนวคิด Tau มุ่งเน้นที่จะยกระดับความหนาแน่นเชิงฟังก์ชันและประสิทธิภาพต่อวัตต์ในภาพรวมระดับทั้งระบบ โดยครอบคลุมตั้งแต่ตัวทรานซิสเตอร์ ตัวเชื่อมต่อ บรรจุภัณฑ์ และการออกแบบระบบไปพร้อมกัน แนวคิดหลักคือปัญหาคอขวดของชิปยุคใหม่มักเป็นเรื่องของการเคลื่อนย้ายข้อมูล ไม่ใช่แค่เพียงจำนวนทรานซิสเตอร์ และเมตริกนี้สามารถแก้ไขได้ด้วยนวัตกรรมทางสถาปัตยกรรม มากกว่าการใช้เครื่องพิมพ์แสงหินที่ละเอียดขึ้น

LogicFolding: สถาปัตยกรรม 3 มิติที่ข้ามผ่านข้อจำกัด EUV

LogicFolding คือสถาปัตยกรรมซิลิคอนที่จับต้องได้ ซึ่งสร้างขึ้นบนหลักการสเกลลิ่งเทา แทนที่จะวางวงจรตรรกะของชิปบนแผ่นระนาบชั้นเดียว สถาปัตยกรรมนี้จะ "พับ" วงจรเหล่านั้นให้กลายเป็น สองหรือสามชั้นที่ซ้อนกันในแนวตั้ง วิธีการนี้ให้ผลลัพธ์สำคัญสองประการดังนี้:

1. ลดระยะทางของเส้นทางเดินสายไฟ การย้ายวงจรเข้าไปในมิติที่สามช่วยให้ระยะทางที่สัญญาณไฟฟ้าต้องเดินทางสั้นลงอย่างมาก ซึ่งลดภาระทางตัวต้านทานและตัวเก็บประจุ (RC loads) และเพิ่มความเร็วโดยรวมรวมถึงประสิทธิภาพด้านพลังงาน
2. อัดแน่นทรานซิสเตอร์ได้มากขึ้นโดยไม่ต้องใช้เทคโนโลยีขนาดเล็กลง หัวเว่ยอ้างว่าวิธีการซ้อนวงจรนี้ช่วยเพิ่มความหนาแน่นของทรานซิสเตอร์ได้ประมาณ 55% และเพิ่มประสิทธิภาพด้านพลังงาน โดยไม่จำเป็นต้องใช้ความแม่นยำระดับต่ำกว่าอะตอมของเครื่องมือ EUV

สิ่งสำคัญคือการเพิ่มความหนาแน่นเหล่านี้ไม่ได้พึ่งพาการพิมพ์แสงหินขั้นสูง แต่อย่างใด ชิปเหล่านี้ถูกผลิตขึ้นบนกระบวนการผลิตที่มีวุฒิภาวะระดับ 7 นาโนเมตร ที่โรงงาน SMIC ของจีน โดยใช้ระบบพิมพ์แสงหิน Deep Ultraviolet (DUV) ที่มีอยู่แล้ว ซึ่งมิได้ถูกจำกัดโดยมาตรการควบคุมการส่งออกของสหรัฐฯ ในปัจจุบัน บริษัทระบุว่าได้ทำการผลิตชิปจำนวนมากแล้วถึง 381 รุ่นในช่วงหกปีที่ผ่านมา โดยใช้เทคนิคการปรับแต่งร่วมพื้นฐานที่ LogicFolding นำมาต่อยอดนั่นเอง

แผนงานนำทาง: จากชิป Kirin ในปี 2026 สู่ระดับเทียบเท่า 1.4nm ในปี 2031

หัวเว่ยนำเสนอแผนงานนำทางที่เป็นรูปธรรมสองขั้นตอน:

• ปลายปี 2026: ชิป LogicFolding เชิงพาณิชย์ตัวแรกจะถูกจัดส่งในระบบบนชิป (SoC) Kirin ซึ่งมีความเป็นไปได้สูงว่าจะใช้ในสมาร์ทโฟน Mate 90 series โดยใช้การออกแบบแบบสองชั้น คาดว่าชิปนี้จะมีความหนาแน่นของทรานซิสเตอร์อยู่ที่ 238 ล้านทรานซิสเตอร์ต่อตารางมิลลิเมตร (MTr/mm²) ซึ่งเป็นตัวเลขที่เทียบเคียงได้กับประสิทธิภาพของโหนดกระบวนการผลิตระดับ 3 นาโนเมตรของ TSMC การกล่าวอ้างด้านประสิทธิภาพในเบื้องต้นนั้นรวมถึงความเร็วสัญญาณนาฬิกาสูงสุดที่ 3.1GHz และการปรับปรุงประสิทธิภาพของแกนประมวลผลกำลังสูงขึ้น 40%
• ภายในปี 2031: หัวเว่ยวางแผนที่จะเปิดตัวการออกแบบ LogicFolding แบบสามชั้น ซึ่งจะบรรลุความหนาแน่นของทรานซิสเตอร์เทียบเท่ากับ กระบวนการผลิตระดับ 1.4 นาโนเมตร ซึ่งเป็นเป้าหมายที่ TSMC เองก็ตั้งเป้าไว้ว่าจะทำให้สำเร็จภายในปี 2028

การตอบสนองของเจนเซ่น หวง: การประเมินภัยคุกคามที่ขัดแย้งในตัวเอง

เจนเซ่น หวง ซีอีโอของ Nvidia ตอบสนองต่อการเปิดตัวของหัวเว่ยด้วยข้อความสองส่วนที่พัฒนาไปในวันต่อๆ มา

ก่อนหน้าการประชุม ISCAS เพียงเล็กน้อย หวงได้ยอมรับถึงความเป็นผู้นำของหัวเว่ยในตลาดส่วนสำคัญ เขาบอกกับสำนักข่าว CNBC ว่าข้อจำกัดการส่งออกของสหรัฐฯ ทำให้ Nvidia ไม่สามารถแข่งขันได้อีกต่อไป โดยระบุว่าบริษัทได้ 'ยอมเสียตลาด' ชิป AI ในจีนให้กับหัวเว่ยไปเป็นส่วนใหญ่แล้ว

สำหรับคำถามโดยตรงที่ว่า LogicFolding เป็นภัยคุกคามต่อความเป็นผู้นำของ TSMC ในธุรกิจรับจ้างผลิตชิปหรือไม่ จุดยืนต่อสาธารณะของเขาได้เปลี่ยนจากท่าทีที่แข็งกร้าวเป็นผ่อนคลายลง รายงานในตอนแรกชี้ว่าหวงมองว่าความสามารถของหัวเว่ยในการบรรลุประสิทธิภาพ AI ที่แข่งขันได้บนโหนดกระบวนการผลิตที่มีวุฒิภาวะระดับ 7 นาโนเมตรนั้นเป็น 'ภัยคุกคามร้ายแรง' ต่อโมเดลธุรกิจที่ต้องพึ่งพาการให้ลูกค้าต้องใช้เทคโนโลยีโหนดล่าสุดอยู่เสมอ

อย่างไรก็ตาม ไม่กี่วันต่อมาในวันที่ 29 พฤษภาคม 2026 หวงได้ให้คำตัดสินที่ดูเบาลงต่อผู้สื่อข่าวในกรุงไทเป "นี่คือความก้าวหน้าครั้งสำคัญสำหรับหัวเว่ย แต่มันไม่ใช่ภัยคุกคามสำหรับ TSMC" เขากล่าว "TSMC ใช้การซ้อนไดและการบรรจุภัณฑ์แบบ 3 มิติมานานแค่ไหนแล้ว? เกือบ 10 ปีแล้ว ดังนั้นเทคโนโลยีของ TSMC จึงล้ำหน้ามาก"

ตรวจสอบความเป็นจริง: ข้อควรระวังเบื้องหลังกระแส

สำหรับความกล้าหาญเชิงกลยุทธ์ทั้งหมด วิสัยทัศน์ของหัวเว่ยยังมาพร้อมกับเครื่องหมายดอกจันสำคัญที่จำเป็นต่อมุมมองที่สมดุล

• คำกล่าวอ้างของหัวเว่ยยังไม่ได้รับการยืนยัน ตัวเลขการเพิ่มความหนาแน่นของทรานซิสเตอร์ 55% นั้นเป็นตัวเลขภายในที่ยังไม่ได้รับการยืนยันอย่างอิสระจากบริษัทวิเคราะห์ชิปภายนอก บริษัทกำลังอธิบายถึงความหนาแน่น 'เทียบเท่า 1.4 นาโนเมตร' ที่เกิดขึ้นได้ด้วยสถาปัตยกรรม ไม่ใช่โหนดการพิมพ์แสงหิน 1.4 นาโนเมตรจริงๆ
• ความท้าทายด้านความร้อนและผลผลิตเป็นเรื่องจริง การซ้อนชั้นตรรกะนั้นสร้างความร้อนมากขึ้นอย่างมีนัยสำคัญในปริมาตรที่เล็กลง และการรับประกันการผลิตที่ปราศจากข้อบกพร่องในหลายๆ ชั้นที่ซ้อนกันก็เป็นเรื่องที่ทำได้ยากยิ่ง นักวิเคราะห์อุตสาหกรรมเตือนว่าปัจจัยเหล่านี้อาจจำกัดความเป็นไปได้ในเชิงพาณิชย์และประสิทธิภาพของชิปตรรกะ 3 มิติขนาดใหญ่
• 'ความหนาแน่นที่เทียบเท่า' นั้นมีรายละเอียดปลีกย่อย หัวเว่ยไม่ได้อ้างว่าจะสลักทรานซิสเตอร์ที่ขนาด 1.4 นาโนเมตร แต่บริษัทตั้งเป้าที่จะบรรจุจำนวนทรานซิสเตอร์ที่ใช้งานได้เทียบเท่ากันลงในพื้นที่ที่กำหนด โดยการสร้างขึ้นไปในแนวตั้ง ซึ่งเป็นความแตกต่างที่สำคัญในด้านพลังงาน ความร้อน และการเปรียบเทียบราคากับชิปเสาหินบนกระบวนการผลิตขั้นสูง

โดยสาระสำคัญแล้ว หัวเว่ยได้เสนอบทเรียนสำหรับยุคหลังกฎของมัวร์ ที่ปรับโฉมการแข่งขันเซมิคอนดักเตอร์ใหม่ให้อยู่บนพื้นฐานของการออกแบบ 3 มิติอันชาญฉลาด แทนที่จะเป็นความเป็นใหญ่ด้านการพิมพ์แสงหินแต่เพียงอย่างเดียว ในขณะที่ชิป Kirin ในปี 2026 จะเป็นบททดสอบแรกเริ่ม เป้าหมายสูงสุดในปี 2031 ยังคงเป็นการเดิมพันระยะยาวที่ขึ้นอยู่กับการแก้ปัญหาทางฟิสิกส์ที่ซับซ้อนของการซ้อนตรรกะ 3 มิติ

กฎสเกลลิ่งเทา (Tau (τ) Scaling Law) คืออะไร?

กฎสเกลลิ่งเทาคือตัวตายตัวแทนของกฎของมัวร์ (Moore's Law) ที่มีประวัติศาสตร์ยาวนานในการนิยามความก้าวหน้าด้วยการอัดทรานซิสเตอร์ขนาดเล็กลงจำนวนมากขึ้นบนแผ่นซิลิคอนแบนๆ Tau (τ) เปลี่ยนเป้าหมายจากการลดระยะห่างทางกายภาพระหว่างทรานซิสเตอร์ มาเป็นการลด 'เวลาที่สัญญาณใช้เดินทางข้ามชิป' ให้สั้นที่สุด

ด้วยการปรับแต่งเพื่อลดระยะเวลาการส่งสัญญาณมากกว่าการย่อขนาดวงจร กรอบแนวคิด Tau มุ่งเน้นที่จะยกระดับความหนาแน่นเชิงฟังก์ชันและประสิทธิภาพต่อวัตต์ในภาพรวมระดับทั้งระบบ โดยครอบคลุมตั้งแต่ตัวทรานซิสเตอร์ ตัวเชื่อมต่อ บรรจุภัณฑ์ และการออกแบบระบบไปพร้อมกัน แนวคิดหลักคือปัญหาคอขวดของชิปยุคใหม่มักเป็นเรื่องของการเคลื่อนย้ายข้อมูล ไม่ใช่แค่เพียงจำนวนทรานซิสเตอร์ และเมตริกนี้สามารถแก้ไขได้ด้วยนวัตกรรมทางสถาปัตยกรรม มากกว่าการใช้เครื่องพิมพ์แสงหินที่ละเอียดขึ้น

LogicFolding: สถาปัตยกรรม 3 มิติที่ข้ามผ่านข้อจำกัด EUV

LogicFolding คือสถาปัตยกรรมซิลิคอนที่จับต้องได้ ซึ่งสร้างขึ้นบนหลักการสเกลลิ่งเทา แทนที่จะวางวงจรตรรกะของชิปบนแผ่นระนาบชั้นเดียว สถาปัตยกรรมนี้จะ "พับ" วงจรเหล่านั้นให้กลายเป็น สองหรือสามชั้นที่ซ้อนกันในแนวตั้ง วิธีการนี้ให้ผลลัพธ์สำคัญสองประการดังนี้:

1. ลดระยะทางของเส้นทางเดินสายไฟ การย้ายวงจรเข้าไปในมิติที่สามช่วยให้ระยะทางที่สัญญาณไฟฟ้าต้องเดินทางสั้นลงอย่างมาก ซึ่งลดภาระทางตัวต้านทานและตัวเก็บประจุ (RC loads) และเพิ่มความเร็วโดยรวมรวมถึงประสิทธิภาพด้านพลังงาน
2. อัดแน่นทรานซิสเตอร์ได้มากขึ้นโดยไม่ต้องใช้เทคโนโลยีขนาดเล็กลง หัวเว่ยอ้างว่าวิธีการซ้อนวงจรนี้ช่วยเพิ่มความหนาแน่นของทรานซิสเตอร์ได้ประมาณ 55% และเพิ่มประสิทธิภาพด้านพลังงาน โดยไม่จำเป็นต้องใช้ความแม่นยำระดับต่ำกว่าอะตอมของเครื่องมือ EUV

สิ่งสำคัญคือการเพิ่มความหนาแน่นเหล่านี้ไม่ได้พึ่งพาการพิมพ์แสงหินขั้นสูง แต่อย่างใด ชิปเหล่านี้ถูกผลิตขึ้นบนกระบวนการผลิตที่มีวุฒิภาวะระดับ 7 นาโนเมตร ที่โรงงาน SMIC ของจีน โดยใช้ระบบพิมพ์แสงหิน Deep Ultraviolet (DUV) ที่มีอยู่แล้ว ซึ่งมิได้ถูกจำกัดโดยมาตรการควบคุมการส่งออกของสหรัฐฯ ในปัจจุบัน บริษัทระบุว่าได้ทำการผลิตชิปจำนวนมากแล้วถึง 381 รุ่นในช่วงหกปีที่ผ่านมา โดยใช้เทคนิคการปรับแต่งร่วมพื้นฐานที่ LogicFolding นำมาต่อยอดนั่นเอง

แผนงานนำทาง: จากชิป Kirin ในปี 2026 สู่ระดับเทียบเท่า 1.4nm ในปี 2031

หัวเว่ยนำเสนอแผนงานนำทางที่เป็นรูปธรรมสองขั้นตอน:

• ปลายปี 2026: ชิป LogicFolding เชิงพาณิชย์ตัวแรกจะถูกจัดส่งในระบบบนชิป (SoC) Kirin ซึ่งมีความเป็นไปได้สูงว่าจะใช้ในสมาร์ทโฟน Mate 90 series โดยใช้การออกแบบแบบสองชั้น คาดว่าชิปนี้จะมีความหนาแน่นของทรานซิสเตอร์อยู่ที่ 238 ล้านทรานซิสเตอร์ต่อตารางมิลลิเมตร (MTr/mm²) ซึ่งเป็นตัวเลขที่เทียบเคียงได้กับประสิทธิภาพของโหนดกระบวนการผลิตระดับ 3 นาโนเมตรของ TSMC การกล่าวอ้างด้านประสิทธิภาพในเบื้องต้นนั้นรวมถึงความเร็วสัญญาณนาฬิกาสูงสุดที่ 3.1GHz และการปรับปรุงประสิทธิภาพของแกนประมวลผลกำลังสูงขึ้น 40%
• ภายในปี 2031: หัวเว่ยวางแผนที่จะเปิดตัวการออกแบบ LogicFolding แบบสามชั้น ซึ่งจะบรรลุความหนาแน่นของทรานซิสเตอร์เทียบเท่ากับ กระบวนการผลิตระดับ 1.4 นาโนเมตร ซึ่งเป็นเป้าหมายที่ TSMC เองก็ตั้งเป้าไว้ว่าจะทำให้สำเร็จภายในปี 2028

การตอบสนองของเจนเซ่น หวง: การประเมินภัยคุกคามที่ขัดแย้งในตัวเอง

เจนเซ่น หวง ซีอีโอของ Nvidia ตอบสนองต่อการเปิดตัวของหัวเว่ยด้วยข้อความสองส่วนที่พัฒนาไปในวันต่อๆ มา

ก่อนหน้าการประชุม ISCAS เพียงเล็กน้อย หวงได้ยอมรับถึงความเป็นผู้นำของหัวเว่ยในตลาดส่วนสำคัญ เขาบอกกับสำนักข่าว CNBC ว่าข้อจำกัดการส่งออกของสหรัฐฯ ทำให้ Nvidia ไม่สามารถแข่งขันได้อีกต่อไป โดยระบุว่าบริษัทได้ 'ยอมเสียตลาด' ชิป AI ในจีนให้กับหัวเว่ยไปเป็นส่วนใหญ่แล้ว

สำหรับคำถามโดยตรงที่ว่า LogicFolding เป็นภัยคุกคามต่อความเป็นผู้นำของ TSMC ในธุรกิจรับจ้างผลิตชิปหรือไม่ จุดยืนต่อสาธารณะของเขาได้เปลี่ยนจากท่าทีที่แข็งกร้าวเป็นผ่อนคลายลง รายงานในตอนแรกชี้ว่าหวงมองว่าความสามารถของหัวเว่ยในการบรรลุประสิทธิภาพ AI ที่แข่งขันได้บนโหนดกระบวนการผลิตที่มีวุฒิภาวะระดับ 7 นาโนเมตรนั้นเป็น 'ภัยคุกคามร้ายแรง' ต่อโมเดลธุรกิจที่ต้องพึ่งพาการให้ลูกค้าต้องใช้เทคโนโลยีโหนดล่าสุดอยู่เสมอ

อย่างไรก็ตาม ไม่กี่วันต่อมาในวันที่ 29 พฤษภาคม 2026 หวงได้ให้คำตัดสินที่ดูเบาลงต่อผู้สื่อข่าวในกรุงไทเป "นี่คือความก้าวหน้าครั้งสำคัญสำหรับหัวเว่ย แต่มันไม่ใช่ภัยคุกคามสำหรับ TSMC" เขากล่าว "TSMC ใช้การซ้อนไดและการบรรจุภัณฑ์แบบ 3 มิติมานานแค่ไหนแล้ว? เกือบ 10 ปีแล้ว ดังนั้นเทคโนโลยีของ TSMC จึงล้ำหน้ามาก"

ตรวจสอบความเป็นจริง: ข้อควรระวังเบื้องหลังกระแส

สำหรับความกล้าหาญเชิงกลยุทธ์ทั้งหมด วิสัยทัศน์ของหัวเว่ยยังมาพร้อมกับเครื่องหมายดอกจันสำคัญที่จำเป็นต่อมุมมองที่สมดุล

• คำกล่าวอ้างของหัวเว่ยยังไม่ได้รับการยืนยัน ตัวเลขการเพิ่มความหนาแน่นของทรานซิสเตอร์ 55% นั้นเป็นตัวเลขภายในที่ยังไม่ได้รับการยืนยันอย่างอิสระจากบริษัทวิเคราะห์ชิปภายนอก บริษัทกำลังอธิบายถึงความหนาแน่น 'เทียบเท่า 1.4 นาโนเมตร' ที่เกิดขึ้นได้ด้วยสถาปัตยกรรม ไม่ใช่โหนดการพิมพ์แสงหิน 1.4 นาโนเมตรจริงๆ
• ความท้าทายด้านความร้อนและผลผลิตเป็นเรื่องจริง การซ้อนชั้นตรรกะนั้นสร้างความร้อนมากขึ้นอย่างมีนัยสำคัญในปริมาตรที่เล็กลง และการรับประกันการผลิตที่ปราศจากข้อบกพร่องในหลายๆ ชั้นที่ซ้อนกันก็เป็นเรื่องที่ทำได้ยากยิ่ง นักวิเคราะห์อุตสาหกรรมเตือนว่าปัจจัยเหล่านี้อาจจำกัดความเป็นไปได้ในเชิงพาณิชย์และประสิทธิภาพของชิปตรรกะ 3 มิติขนาดใหญ่
• 'ความหนาแน่นที่เทียบเท่า' นั้นมีรายละเอียดปลีกย่อย หัวเว่ยไม่ได้อ้างว่าจะสลักทรานซิสเตอร์ที่ขนาด 1.4 นาโนเมตร แต่บริษัทตั้งเป้าที่จะบรรจุจำนวนทรานซิสเตอร์ที่ใช้งานได้เทียบเท่ากันลงในพื้นที่ที่กำหนด โดยการสร้างขึ้นไปในแนวตั้ง ซึ่งเป็นความแตกต่างที่สำคัญในด้านพลังงาน ความร้อน และการเปรียบเทียบราคากับชิปเสาหินบนกระบวนการผลิตขั้นสูง

โดยสาระสำคัญแล้ว หัวเว่ยได้เสนอบทเรียนสำหรับยุคหลังกฎของมัวร์ ที่ปรับโฉมการแข่งขันเซมิคอนดักเตอร์ใหม่ให้อยู่บนพื้นฐานของการออกแบบ 3 มิติอันชาญฉลาด แทนที่จะเป็นความเป็นใหญ่ด้านการพิมพ์แสงหินแต่เพียงอย่างเดียว ในขณะที่ชิป Kirin ในปี 2026 จะเป็นบททดสอบแรกเริ่ม เป้าหมายสูงสุดในปี 2031 ยังคงเป็นการเดิมพันระยะยาวที่ขึ้นอยู่กับการแก้ปัญหาทางฟิสิกส์ที่ซับซ้อนของการซ้อนตรรกะ 3 มิติ