Tvådimensionella transistorer tar steget till fabriken: ASML, TSMC och Imec når 50nm på 300mm-wafers

Alla komponenter skapades på samma 300mm-kiselskiva genom ett skalbart integrationsflöde som är kompatibelt med så kallad back-end processing . Valet av volframbaserade pFET-material är särskilt anmärkningsvärt, då Imec redan vid IEDM 2025 rapporterade rekordhög prestanda för pFET:ar med ett enda lager WSe₂, där man uppnådde drivströmmar på hela 690µA/µm .

Nyckelsiffran: 50nm contacted poly pitch

Den stora rubrikmätvärdet är 50nm CPP som uppnåddes för både nFET- och pFET-komponenterna . I chip-tillverkning är contacted poly pitch ett av de mest kritiska måtten på transistortäthet, och en direkt indikator på hur aggressivt man kan skala ner en logikprocess.

För att sätta det i perspektiv: de främsta kiselnoderna i industrin arbetar idag med dimensioner under 50nm. Att kunna demonstrera 2D-materialbaserade transistorer med 50nm CPP på 300mm-wafers är ett avgörande bevis på att dessa exotiska material kan spela i samma liga – inte bara i små forskningsprover, utan på exakt samma waferformat som används i högvolymsfabriker .

Tre milstolpar i ett och samma integrationsflöde

Det gemensamma arbetet uppnådde tre specifika och mätbara resultat som markerar ett tydligt framsteg jämfört med tidigare 2D-materialforskning :

1. Världens första skalade nFET- och pFET-komponenter vid 50nm CPP på 300mm-wafers.
2. Båda transistortyperna visade extremt låg avstängd ström (Ioff) vid noll gate-spänning (Vg=0V).
3. pFET-prestandan med WSe₂-kanaler närmade sig nivåerna hos tidigare rekordkomponenter från labbskala, vilket bekräftar att integrationsmetoden bevarar materialkvaliteten.

Dessutom gav den CMOS-liknande metoden upp till 94 % fungerande transistorer (definierat som Imax/Imin större än 10⁵) över hela wafern, vilket bekräftar att processen är både robust och stabil .

Processen som gjorde det möjligt

Vad var det som möjliggjorde detta språng från labb till fabrik? Konsortiet utvecklade en ny integrationsmetod specifikt anpassad för övergångsmetalldikalkogenider (TMD), den klass av 2D-material som används för transistorkanalerna . Flödet innehåller flera centrala moment som är avgörande för industriell lönsamhet :

• EUV (extrem ultraviolett) litografi för att forma de små strukturer som krävs för 50nm pitch.
• TMD-materialöverföringstekniker anpassade för fullstora wafers.
• Integrering av hög-k-dielektrikum för gate-staplar.
• Kanalisolering och avancerad kemisk-mekanisk polering (CMP).

Denna kombination av standardverktyg för halvledarproduktion och skräddarsydd 2D-materialhantering är vad som gör resultatet till ett genuint tillverkningsgenombrott, inte bara en materialvetenskaplig demonstration.

Två barriärer bröts samtidigt

För att 2D-transistorer någonsin ska ersätta kisel i logiska kretsar var industrin tvungen att övervinna två grundläggande utmaningar . För det första behövde någon skapa ett komplett integrationsflöde som fungerar på 300mm-wafers – standardformatet för modern chip-tillverkning. För det andra behövde flödet fungera för både n-typ och p-typ vid samma snäva dimensioner, eftersom CMOS-logik kräver kompletterande par.

Arbetet från ASML, TSMC och Imec löser båda hindren i en och samma demonstration. Genom att kombinera Imecs mångåriga forskning om TMD-baserade komponenter med ASML:s litografikapacitet och TSMC:s tillverkningsexpertis, visade gruppen att 2D-materialtransistorer kan tillverkas, i stor skala, med den täthet som krävs för framtida logiknoder .

Hur detta passar in i vägkartan för post-kisel

Detta är inte ett isolerat experiment. Det är kulmen av en längre tids uthålliga framsteg över hela branschen.

Imec började arbeta med 300mm-integrering av 2D FET-material redan 2018, när man först demonstrerade direkt MOCVD-tillväxt av WS₂ på fullstora wafers . År 2019 visade forskningscentret ultraskalade MoS₂-transistorer med kanallängder ner till 30nm . År 2020 inkluderade Imec för första gången 2D-material i sin färdplan för logikskalning, med sikte på introduktion från A7-noden och framåt .

Senare, vid IEDM 2025, demonstrerade Intel Foundry och Imec separat en 300mm-fabrikskompatibel integrering av kritiska 2DFET-moduler, inklusive source/drain-kontakter och gate-staplar . Vid samma konferens ledde Imecs samarbete med TSMC till rekordprestanda för pFET:ar på WSe₂-kanaler, vilket lade den materialmässiga grunden för 2026 års genombrott .

Resultatet som ASML, TSMC och Imec publicerade i juni 2026 knyter samman alla dessa trådar till en enda, komplett demonstration av komplementära 2D-transistorer med fabriksrelevant täthet på produktionswafers. Integrationsschemat förväntas vara tillämpbart inte bara på de TMD-material som användes här – MoS₂, WS₂ och WSe₂ – utan även på andra 2D-kanalmaterial .

Vad händer härnäst?

Genombrottet presenterades som artikel T1.3 vid VLSI 2026-symposiet under titeln "First EUV–enabled Integration Route for 50nm Pitch N and PMOS Transistors with 2D Materials Channel from a 300mm Fab" . Även om komponenternas egenskaper är lovande rör det sig fortfarande om en forskningsdemonstration, inte en kommersiell produkt. Prestanda och tillförlitlighet måste bevisas vid ännu snävare dimensioner, och industrin har ännu inte enats om exakt vilken 2D-materialstack som ska användas för framtida noder.

Men innebörden är tydlig: för första gången har halvledarindustrin konkreta bevis på att 2D-transistorer kan följa samma tillverkningsväg som kisel. Kapplöpningen mot post-kisel-logiken har precis blivit verklighet.