Samsungs vertikala språng: Första 3D-staplade transistorn med rekord i grindavstånd på 42 nm

Samsungs innovation är att helt enkelt gå runt problemet. Istället för att placera NMOS och PMOS bredvid varandra staplar den nya 3DSFET-arkitekturen dem vertikalt. Det betyder att det kritiska isoleringsskiktet mellan de två transistortyperna blir en vertikal struktur, som inte förbrukar någon extra yta på chipet. I teorin kan denna metod fördubbla transistortätheten inom samma fotavtryck, utan att pressa mot den horisontella isoleringens gränser .

Kärninnovationen: Trippelstaplade nanosheets och rekord på 42 nm

Den praktiska tillämpningen av denna vertikala vision är ett mästerstycke av materialvetenskap och precisionsingenjörskonst. Samsungs team staplade inte bara två enkla transistorer ovanpå varandra. Deras 3DSFET använder trippelstaplade nanosheetkanaler för både den övre (P-kanal) och den undre (N-kanal) transistorn, totalt sex nanosheets på en och samma kiselplatta. Detta är det högsta antalet staplade nanosheets som hittills demonstrerats i en 3D-staplad FET eller kompletterande FET (CFET) . Nanosheet-arkitekturen ger redan överlägsen elektrostatisk kontroll över strömmen, och i kombination med vertikal stapling uppstår en kraftfull synergi för både prestanda och energieffektivitet.

För att nå dit var ingenjörerna tvungna att lösa den avgörande utmaningen med elektrisk isolering. De vertikalt intilliggande transistorerna kräver en perfekt isolerande barriär för att fungera oberoende av varandra. Teamet introducerade ett högkvalitativt mellanliggande dielektriskt skikt mellan den övre och den undre enheten. Det är denna vertikala isolator som möjliggör den täta integrationen och eliminerar den överhörning som annars skulle göra konstruktionen oduglig .

Resultatet är en fullt fungerande transistor med ett grindavstånd på 42 nm, det minsta som finns offentligt dokumenterat. Wookhyun Kwon, expert från Samsungs Logic TD-team, förtydligade att även om tidigare forskning har rapporterat mindre dimensioner, är siffran 42 nm den minsta som hittills uppnåtts i en faktiskt tillverkad transistorstruktur .

Prisbelönt bekräftelse

Arbetets betydelse erkändes omedelbart av den akademiska världen och industrin vid VLSI Symposiet, en av världens tre främsta halvledarkonferenser. Artikeln med titeln "First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications", författad av Donghoon Hwang med kollegor, uppnådde ett granskningsbetyg på 8,29 av 10 – det högsta bland samtliga bidrag . Det exceptionella betyget gav den både priset Best Paper Award och utmärkelsen som symposiets "Technology Highlight" .

Vägen framåt för AI- och HPC-chip

Samsung ser 3DSFET-arkitekturen som en grundläggande teknik för framtidens högpresterande logikhalvledare, särskilt anpassad för de extrema krav som nästa generations AI och högpresterande beräkningssystem (HPC) ställer, där transistortäthet är avgörande för prestandan .

Det är dock viktigt att se detta som ett monumentalt konceptbevis snarare än en produktlansering. Arbetet befinner sig för närvarande på demonstrationsstadiet. Samsungs Logic TD-team har meddelat att man fortsätter sin forskning med målet att så småningom nå kommersialisering, men ingen tidslinje för massproduktion har specificerats. Omfattande utvecklingsarbete kvarstår för att omvandla denna demonstration av en enskild enhet till en högteknologisk och masstillverkningsbar process . Trots den långa vägen framåt har Samsung gett ett konkret och bekräftat svar på frågan om vad som kommer efter nanosheeteran: att bygga på höjden.