bLLC står för Big Last-Level Cache. Läckor beskriver det konsekvent som Intels direkta svar på AMD:s 3D V-Cache / X3D-teknik, med målet att ge en rejäl L3-cacheboost för spel och minneskänsliga arbetsbelastningar . Cachens storlek varierar mellan olika SKU-nivåer :

• Core Ultra 9 (flaggskepp): Upp till 288 MB bLLC, uppnått via en design med två beräkningsblock (2 × 144 MB-dies) .
• Core Ultra 7: Upp till 144 MB bLLC, troligen på ett enda beräkningsblock .
• För lägre SKU:er som Core Ultra 5 och Core Ultra 3 är detaljerna mer osäkra, även om vissa rapporter antyder att bLLC kan dyka upp även i låsta (non-K) varianter .

Placeringen av bLLC på ringbussen inom varje beräkningsblock är också en arkitektonisk detalj värd att notera . Intels prestandapåståenden mot AMD:s X3D-serie är ännu inte verifierade av oberoende tester .

Kärnkonfigurationer och effektvarianter

Flaggskepp — 52 kärnor med dubbla beräkningsblock

Den högsta Nova Lake-S-SKU:n uppges ha en design med två beräkningsblock och totalt 52 kärnor med 52 trådar (hyperthreading sägs vara borttaget för denna generation) . Flera läckor är överens om denna konfiguration :

• 16x 'Coyote Cove' prestandakärnor (P-kärnor)
• 32x 'Arctic Wolf' effektivitetskärnor (E-kärnor)
• 4x lågenergi-E-kärnor (LP-E)
• Totalt: 52 kärnor, 52 trådar

En tidigare ryktad 42-kärnig variant uppges ha uppgraderats till 44 kärnor . Den nyare konfigurationen beskrivs som 16 P-kärnor, 24 E-kärnor och 4 LP-E-kärnor . Denna förändring tros frigöra ett fullt aktiverat beräkningsblock som kan användas i andra SKU:er .

Mellanklass — Enkla beräkningsblock

Under flaggskeppet förväntas SKU:er med enkla beräkningsblock. En framträdande ryktad konfiguration är en 28-kärnig modell, som ofta rapporteras som 8 P-kärnor + 16 E-kärnor + 4 LP-E-kärnor . Dessa delar förväntas heta Core Ultra 7 och ha 144 MB bLLC . En annan konfiguration, troligen en 24-kärnig modell (4P+16E+4LPE), har också nämnts .

Instegsmodeller

Detaljerna för instegsmodellerna Core Ultra 5 och Core Ultra 3 är mer vaga, men läckor antyder konfigurationer som 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE och 4P+4E+4LPE . De flesta av dessa förväntas vara modeller med enkla beräkningsblock och utan bLLC . Effektförbrukningen för dessa lägre SKU:er ryktas ligga under 125W .

Effekt och termisk marginal

Läckor indikerar att effekt- och termisk hantering är ett stort ingenjörsfokus för flaggskeppet med 52 kärnor . På Computex 2026 viskades det att chippet skulle ha multi-core överklockning, vilket kräver rejäl termisk marginal . Specifika TDP-värden är inte bekräftade av Intel .

Översikt över Nova Lake-S-seriens skrivbordsmodeller

Nova Lake-S-familjen förväntas spänna från instegsmodeller till flaggskepp, segmenterade efter antal beräkningsblock, bLLC-cachens storlek och antalet kärnor :

Beräkningsdelen för flaggskeppet uppges tillverkas på TSMC:s N2P-processnod .

Plattform: Sockel, chipset och minne

LGA 1954-sockel

Alla trovärdiga läckor pekar på en ny LGA 1954-sockel för Nova Lake-S, som ersätter LGA 1851-sockeln som används av Arrow Lake-S . Detta innebär att befintliga moderkort inte kommer att vara kompatibla .

900-seriens chipset

Plattformen förväntas lanseras med Intels 900-serie chipset . Entusiastrykten nämner specifikt Z990- och Z970-kort, tillsammans med en mainstream-B960-chipset .

Minnesstöd — DDR5-8000

Nova Lake-S förväntas ha inbyggt stöd för DDR5-8000-minne . Detta är en 25-procentig ökning jämfört med Arrow Lake-S inbyggda DDR5-6400-stöd . Minnesmodulerna kan komma att använda CUDIMM- och CQDIMM-standarder för att nå dessa högre frekvenser .

Lanseringstidslinje: En förskjutning till CES 2027

Lanseringsfönstret för Nova Lake-S har ändrats flera gånger, från slutet av 2026 till början av 2027, baserat på flera läckrapporter :

• Tidiga läckor (2025): Målet var sent 2026 eller ett brett 2026-fönster .
• Läcka i februari 2026: En försening till CES 2027 rapporterades av en känd läckare .
• Rykten från Computex 2026 (juni 2026): Branschkällor antydde en lansering under första kvartalet 2027, med ett officiellt tillkännagivande på CES 2027 och butikslansering några veckor senare . Vissa rapporter antyder att flaggskeppet med 52 kärnor kan komma 2-3 månader efter den initiala lanseringen av 28-kärnorsmodellen, möjligen runt Computex 2027 .

Aktuell bedömning: Den mest konsekventa läckbaserade konsensus pekar på en lansering under första kvartalet 2027 med ett evenemang på CES 2027, följt av butikslansering . Intel har inte officiellt bekräftat några datum .

Viktiga förbehåll

• Inget är officiellt bekräftat av Intel. De första konkreta detaljerna om sockel, moderkort och chipset är fortfarande på läcknivå .
• Lanseringstidslinjer har ändrats flera gånger och kan komma att ändras igen .
• bLLC-prestanda jämfört med AMD:s 3D V-Cache är helt obevisad tills oberoende tester finns tillgängliga .
• Vissa läckor är oense om specifika kärnantal och SKU-namn, så behandla exakta lineup-detaljer som spekulativa .

bLLC står för Big Last-Level Cache. Läckor beskriver det konsekvent som Intels direkta svar på AMD:s 3D V-Cache / X3D-teknik, med målet att ge en rejäl L3-cacheboost för spel och minneskänsliga arbetsbelastningar . Cachens storlek varierar mellan olika SKU-nivåer :

• Core Ultra 9 (flaggskepp): Upp till 288 MB bLLC, uppnått via en design med två beräkningsblock (2 × 144 MB-dies) .
• Core Ultra 7: Upp till 144 MB bLLC, troligen på ett enda beräkningsblock .
• För lägre SKU:er som Core Ultra 5 och Core Ultra 3 är detaljerna mer osäkra, även om vissa rapporter antyder att bLLC kan dyka upp även i låsta (non-K) varianter .

Placeringen av bLLC på ringbussen inom varje beräkningsblock är också en arkitektonisk detalj värd att notera . Intels prestandapåståenden mot AMD:s X3D-serie är ännu inte verifierade av oberoende tester .

Kärnkonfigurationer och effektvarianter

Flaggskepp — 52 kärnor med dubbla beräkningsblock

Den högsta Nova Lake-S-SKU:n uppges ha en design med två beräkningsblock och totalt 52 kärnor med 52 trådar (hyperthreading sägs vara borttaget för denna generation) . Flera läckor är överens om denna konfiguration :

• 16x 'Coyote Cove' prestandakärnor (P-kärnor)
• 32x 'Arctic Wolf' effektivitetskärnor (E-kärnor)
• 4x lågenergi-E-kärnor (LP-E)
• Totalt: 52 kärnor, 52 trådar

En tidigare ryktad 42-kärnig variant uppges ha uppgraderats till 44 kärnor . Den nyare konfigurationen beskrivs som 16 P-kärnor, 24 E-kärnor och 4 LP-E-kärnor . Denna förändring tros frigöra ett fullt aktiverat beräkningsblock som kan användas i andra SKU:er .

Mellanklass — Enkla beräkningsblock

Under flaggskeppet förväntas SKU:er med enkla beräkningsblock. En framträdande ryktad konfiguration är en 28-kärnig modell, som ofta rapporteras som 8 P-kärnor + 16 E-kärnor + 4 LP-E-kärnor . Dessa delar förväntas heta Core Ultra 7 och ha 144 MB bLLC . En annan konfiguration, troligen en 24-kärnig modell (4P+16E+4LPE), har också nämnts .

Instegsmodeller

Detaljerna för instegsmodellerna Core Ultra 5 och Core Ultra 3 är mer vaga, men läckor antyder konfigurationer som 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE och 4P+4E+4LPE . De flesta av dessa förväntas vara modeller med enkla beräkningsblock och utan bLLC . Effektförbrukningen för dessa lägre SKU:er ryktas ligga under 125W .

Effekt och termisk marginal

Läckor indikerar att effekt- och termisk hantering är ett stort ingenjörsfokus för flaggskeppet med 52 kärnor . På Computex 2026 viskades det att chippet skulle ha multi-core överklockning, vilket kräver rejäl termisk marginal . Specifika TDP-värden är inte bekräftade av Intel .

Översikt över Nova Lake-S-seriens skrivbordsmodeller

Nova Lake-S-familjen förväntas spänna från instegsmodeller till flaggskepp, segmenterade efter antal beräkningsblock, bLLC-cachens storlek och antalet kärnor :

Beräkningsdelen för flaggskeppet uppges tillverkas på TSMC:s N2P-processnod .

Plattform: Sockel, chipset och minne

LGA 1954-sockel

Alla trovärdiga läckor pekar på en ny LGA 1954-sockel för Nova Lake-S, som ersätter LGA 1851-sockeln som används av Arrow Lake-S . Detta innebär att befintliga moderkort inte kommer att vara kompatibla .

900-seriens chipset

Plattformen förväntas lanseras med Intels 900-serie chipset . Entusiastrykten nämner specifikt Z990- och Z970-kort, tillsammans med en mainstream-B960-chipset .

Minnesstöd — DDR5-8000

Nova Lake-S förväntas ha inbyggt stöd för DDR5-8000-minne . Detta är en 25-procentig ökning jämfört med Arrow Lake-S inbyggda DDR5-6400-stöd . Minnesmodulerna kan komma att använda CUDIMM- och CQDIMM-standarder för att nå dessa högre frekvenser .

Lanseringstidslinje: En förskjutning till CES 2027

Lanseringsfönstret för Nova Lake-S har ändrats flera gånger, från slutet av 2026 till början av 2027, baserat på flera läckrapporter :

• Tidiga läckor (2025): Målet var sent 2026 eller ett brett 2026-fönster .
• Läcka i februari 2026: En försening till CES 2027 rapporterades av en känd läckare .
• Rykten från Computex 2026 (juni 2026): Branschkällor antydde en lansering under första kvartalet 2027, med ett officiellt tillkännagivande på CES 2027 och butikslansering några veckor senare . Vissa rapporter antyder att flaggskeppet med 52 kärnor kan komma 2-3 månader efter den initiala lanseringen av 28-kärnorsmodellen, möjligen runt Computex 2027 .

Aktuell bedömning: Den mest konsekventa läckbaserade konsensus pekar på en lansering under första kvartalet 2027 med ett evenemang på CES 2027, följt av butikslansering . Intel har inte officiellt bekräftat några datum .

Viktiga förbehåll

• Inget är officiellt bekräftat av Intel. De första konkreta detaljerna om sockel, moderkort och chipset är fortfarande på läcknivå .
• Lanseringstidslinjer har ändrats flera gånger och kan komma att ändras igen .
• bLLC-prestanda jämfört med AMD:s 3D V-Cache är helt obevisad tills oberoende tester finns tillgängliga .
• Vissa läckor är oense om specifika kärnantal och SKU-namn, så behandla exakta lineup-detaljer som spekulativa .