Intel Revela EMIB-T para Pacotes de 15-25 kW: Como o Empacotamento Avançado Está Redefinindo a Lei de Moore para a Era da IA

A instalação da Intel em Rio Rancho, Novo México, está no centro de um grande avanço no empacotamento de semicondutores. A empresa detalhou um conjunto de tecnologias para superar os limites físicos do empacotamento de chips, permitindo aceleradores de IA ultra grandes e de vários quilowatts que seriam impossíveis com os métodos padrão atuais. O coração dessa investida é o EMIB-T, uma tecnologia de interconexão de próxima geração que aborda o fornecimento de energia, a confiabilidade mecânica e o gerenciamento térmico para os maiores designs de pacote já concebidos.

O Avanço Central: EMIB-T com Through-Silicon Vias

A inovação central da Intel é o EMIB-T (Embedded Multi-die Interconnect Bridge with Through-Silicon Vias), divulgado em detalhes no Electronic Components Technology Conference (ECTC) 2026. O EMIB-T adiciona through-silicon vias (TSVs) verticais às pontes de silício EMIB existentes, permitindo interconexões laterais de maior densidade e fornecimento de energia vertical através da própria ponte . A Intel validou o EMIB-T em um passo de bump de 36/35 µm em um pacote de tamanho 2× retículo — um aumento de 65% na densidade de bump em relação ao passo de 45 µm usado no Granite Rapids . A tecnologia está prevista para entrar em produção em fábrica em 2026 .

Resolvendo a Encapsulação Underfill para Pacotes de Até 24× Reticle

Um dos maiores desafios para pacotes ultra grandes é o estresse mecânico e a formação de vazios durante a encapsulação underfill. A Intel usa a tecnologia DMU (Distributed Mold Underfill) para resolver isso. Ao distribuir o material underfill por várias zonas de dispensação, o DMU evita rachaduras, delaminação e formação de vazios em pacotes que excedem em muito o limite de tamanho de um único retículo . Isso é fundamental porque o roteiro de empacotamento da Intel visa pacotes maiores que 12× o tamanho do retículo até 2028, e a empresa demonstrou capacidade conceitual de até 24× retículo para futuros designs de superchips de IA .

Configurações de Pacote Validadas e Roteiro

A Intel publicou um roteiro claro desde a produção atual até os alvos futuros :

• Produção atual: Pacotes de tamanho 8× retículo sendo enviados de Rio Rancho, Novo México.
• Validado no ECTC 2026: Pacote de 2× retículo com EMIB-T em passo de 36/35 µm .
• Lançamento de produção 2026: EMIB-T entrando em produção fabril este ano .
• Roteiro 2028: >12× retículo (pacote único >10.000 mm²) .
• Alvo futuro: Até 24× retículo para chips de IA de escala extrema .

A Intel também demonstrou um substrato de vidro de núcleo espesso 10-2-10 no NEPCON Japan 2026, visando a primeira produção em massa mundial de substratos de vidro para empacotamento de chips de IA em Rio Rancho .

Energia, Resfriamento e Armazenamento para Pacotes de 15–25 kW

Pacotes hipergrandes apresentam desafios sem precedentes em fornecimento de energia, extração de calor e suavização de picos de energia. A Intel está desenvolvendo uma estratégia de infraestrutura multifacetada para suportar pacotes operando a 15–25 quilowatts :

• Fornecimento de energia via TSVs do EMIB-T: Os TSVs no EMIB-T permitem a entrega de corrente muito maior diretamente através das interconexões da ponte, suportando os requisitos de energia da memória classe HBM4/4e .
• Extração de calor distribuída: A Intel demonstrou uma nova arquitetura de dissipação de calor distribuída para pacotes ultra grandes, indo além das soluções térmicas tradicionais de ponto único .
• Resfriamento microfluídico: No ECTC 2026, a Intel apresentou avanços em resfriamento microfluídico integrado diretamente no substrato do pacote para lidar com a densidade térmica extrema de chips de vários quilowatts .
• Armazenamento de energia no pacote: A Intel divulgou tecnologias de substrato com capacitores integrados para suavizar a entrega de energia transitória para domínios de pacotes de 15–25 kW .

Essas tecnologias são projetadas para trabalhar em conjunto, permitindo que um único pacote consuma e dissipe níveis de energia anteriormente reservados para racks de servidores inteiros.

Parceiros Externos: Expandindo o Ecossistema

A Intel está construindo um amplo ecossistema para trazer o EMIB-T e o empacotamento de substrato de vidro para o mercado mais amplo.

Tessolve (Habilitação de Design Baseado em EMIB)

Em 27 e 28 de julho de 2026, a Tessolve anunciou uma colaboração com a Intel Foundry para oferecer suporte a designs de pacotes usando a tecnologia EMIB . A Tessolve está agora posicionada para ajudar os clientes da Intel Foundry com designs heterogêneos multi-chiplet EMIB, fornecendo serviços completos de design e empacotamento de semicondutores. Isso permite que um ecossistema mais amplo de designers de chips adote o empacotamento avançado da Intel sem construir conhecimento interno.

Lens Technology (Empacotamento de Substrato de Vidro)

Em 24 de julho de 2026, a Intel assinou um memorando de entendimento com a Lens Technology, uma fabricante chinesa de vidro de precisão, para explorar conjuntamente o empacotamento avançado through-glass via (TGV) para substratos de vidro . A Lens Technology está construindo uma instalação dedicada de 30.000 m² para substratos de vidro para este esforço . A colaboração é atualmente não vinculativa e focada no desenvolvimento e validação de processos, não sendo ainda um contrato de produção comprometido .

Fornecedores de EDA

A Intel também tem os três principais fornecedores de EDA (Cadence, Synopsys, Siemens EDA) em seu Programa de Aliança Chiplet, desenvolvendo fluxos de trabalho de design para EMIB-T .

Cenário Competitivo: Como a Intel se Compara com TSMC, Samsung e AMD

A investida da Intel em empacotamento é um desafio direto aos líderes estabelecidos em empacotamento avançado.

• TSMC continua sendo a líder em volume. Sua plataforma CoWoS (Chip-on-Wafer-on-Substrate) é a principal solução de empacotamento para aceleradores de IA da NVIDIA e AMD. A TSMC demonstrou resfriamento líquido direto ao silício no CoWoS no ECTC 2025, alcançando resistência térmica de 0,055°C/W a 2,6 kW+ TDP em interpositores de 3.300 mm² . A TSMC também anunciou o desenvolvimento de substratos de núcleo de vidro, mas visa a "segunda metade desta década" para produção — ficando atrás do impulso de 2026 da Intel em substratos de vidro . A CNBC reportou em abril de 2026 que a NVIDIA estava comprando toda a capacidade do CoWoS e explorando a Intel como fornecedor secundário de empacotamento, indicando que a TSMC está com a capacidade limitada .

• Samsung oferece empacotamento I-Cube (2.5D) e X-Cube (3D). A Samsung é agressiva em hybrid copper bonding (HCB) para empilhamento 3D e tem seu próprio programa de substrato de vidro, mas divulgou menos detalhes sobre pacotes em escala de retículo além de 4–6×.

• AMD depende principalmente do CoWoS da TSMC para suas séries de aceleradores de IA MI300/MI400 e usa sua própria Infinity Architecture para interconexão de chiplets. A AMD não opera suas próprias fábricas de empacotamento, portanto é uma cliente — não uma concorrente direta em tecnologia de empacotamento.

Comparação Chave: Intel vs. TSMC

Métrica	Intel (Rio Rancho)	TSMC (CoWoS)
Tamanho máximo do pacote (hoje)	8× retículo (~7.000 mm²)	~3,3× retículo (~3.300 mm² interpositor)
Roteiro	>12× até 2028, até 24×	Escalando incrementalmente
Passo de bump validado	36/35 µm (EMIB-T)	~40–45 µm no CoWoS-L
Capacidade térmica de produção	Alvo de 15–25 kW (multi-chip)	2,6 kW+ demonstrado
Substratos de vidro	Núcleo espesso 10-2-10 demonstrado, produção em massa alvo 2026–2027	Alvo de produção "2ª metade da década"

A diferenciação da Intel é a liderança em tamanho de pacote e integração vertical (design + fábrica + empacotamento sob o mesmo teto). A vantagem da TSMC é a maturidade de fabricação de alto volume comprovada, um vasto ecossistema de clientes e desempenho térmico superior por mm² hoje. A aposta da Intel é que a indústria de IA precisará de pacotes muito maiores do que o CoWoS pode servir eficientemente, e que sua instalação em Rio Rancho pode entregá-los antes que os concorrentes escalem."