Transistores 2D Chegam às Fábricas: ASML, TSMC e Imec Atingem Integração de 50nm em Wafers de 300mm

Todos os dispositivos foram fabricados na mesma lâmina de silício de 300mm, usando um fluxo de integração escalável e compatível com o processamento de back-end . A escolha de materiais de tungstênio para os pFETs é especialmente notável, já que a Imec havia reportado anteriormente um recorde de desempenho para pFETs utilizando monocamada de WSe₂ na conferência IEDM 2025, atingindo correntes de acionamento de até 690µA/µm .

O número chave: pitch de porta de contato de 50nm

A métrica principal é o CPP de 50nm alcançado tanto para os dispositivos nFET quanto pFET . Na fabricação de chips, o contacted poly pitch é uma das medidas mais críticas da densidade do transistor e um indicador direto do quão agressivamente você pode miniaturizar um processo lógico.

Para colocar em perspectiva: os nós de silício mais avançados da indústria hoje operam com pitches abaixo de 50nm. Demonstrar transistores de material 2D a 50nm CPP em wafers de 300mm prova que esses materiais exóticos podem jogar na mesma liga, não apenas em minúsculas amostras de pesquisa, mas no mesmo formato de wafer usado em fábricas de alto volume .

Três marcos em um único fluxo de integração

O trabalho conjunto alcançou três resultados específicos e mensuráveis que marcam um claro avanço em relação às pesquisas anteriores com materiais 2D :

1. Os primeiros dispositivos nFET e pFET em escala reduzida do mundo a 50nm CPP em wafers de 300mm.
2. Ambas as polaridades de transistor mostraram corrente de fuga (Ioff) extremamente baixa com tensão de porta zero (Vg=0V).
3. O desempenho do pFET usando canais de WSe₂ se aproximou dos níveis recordes de dispositivos em escala de laboratório, validando que a abordagem de integração preserva a qualidade do material.

Além disso, o método de integração do tipo CMOS resultou em até 94% de transistores operacionais (definidos como Imax/Imin maior que 10⁵) em toda a lâmina, confirmando que o processo é robusto e estável .

O processo que tornou isso possível

O que permitiu esse salto do laboratório para a fábrica? O consórcio desenvolveu uma nova abordagem de integração projetada especificamente para dicalcogenetos de metais de transição (TMDs), a classe de materiais 2D usados para os canais dos transistores . O fluxo inclui vários módulos de processo cruciais para a viabilidade industrial :

• Litografia EUV (ultravioleta extremo) para padronizar as minúsculas estruturas necessárias para o pitch de 50nm.
• Técnicas de transferência de material TMDC adequadas para wafers completos.
• Integração de dielétrico high-k para as pilhas de porta.
• Isolamento de canal e etapas avançadas de planarização químico-mecânica (CMP).

Essa combinação de ferramentas de processo de semicondutores padrão com manipulação de material 2D personalizada é o que torna o resultado um genuíno avanço de manufatura, e não apenas uma demonstração de ciência dos materiais.

Duas barreiras quebradas de uma só vez

Para que os transistores 2D um dia substituíssem o silício em chips lógicos, a indústria precisava superar dois desafios fundamentais . Primeiro, alguém precisava construir um fluxo de integração completo que funcionasse em wafers de 300mm — o padrão para a produção moderna de chips. Segundo, esse fluxo tinha que funcionar tanto para dispositivos do tipo N quanto do tipo P nas mesmas dimensões reduzidas, já que a lógica CMOS requer pares complementares.

O trabalho da ASML-TSMC-Imec supera ambos os obstáculos em uma única demonstração. Ao combinar a longa pesquisa da Imec em dispositivos baseados em TMD com as capacidades de litografia da ASML e a expertise em manufatura da TSMC, o grupo mostrou que transistores de material 2D podem ser fabricados, em escala, com o pitch necessário para futuros nós lógicos .

Onde isso se encaixa no roadmap pós-silício

Este não é um experimento isolado. É o ápice de um longo arco de progresso sustentado em toda a indústria.

A Imec começou a trabalhar na integração de materiais FET 2D em 300mm já em 2018, quando demonstrou pela primeira vez o crescimento direto de WS₂ por MOCVD em wafers de tamanho real . Em 2019, o centro de pesquisa mostrou transistores MoS₂ ultrascados com comprimentos de canal de até 30nm . Em 2020, a Imec introduziu formalmente os materiais 2D em seu roadmap de escalonamento lógico, projetando sua introdução a partir do nó A7 .

Mais recentemente, a Intel Foundry e a Imec demonstraram separadamente, no IEDM 2025, a integração de módulos críticos de 2DFET — incluindo contatos de fonte/dreno e pilhas de porta — compatíveis com fábricas de 300mm . Na mesma conferência, a colaboração da Imec com a TSMC produziu um recorde de desempenho de pFET em canais de WSe₂, estabelecendo as bases materiais para o avanço de 2026 .

O resultado da ASML-TSMC-Imec, publicado em junho de 2026, une esses avanços em uma única e completa demonstração de transistores 2D complementares em um pitch relevante para a fabricação em wafers de produção. Espera-se que o esquema de integração seja aplicável não apenas aos materiais TMD usados neste trabalho — MoS₂, WS₂ e WSe₂ — mas também a outros materiais de canal 2D .

O que vem a seguir

O avanço foi divulgado como artigo T1.3 no simpósio VLSI 2026, intitulado "First EUV–enabled Integration Route for 50nm Pitch N and PMOS Transistors with 2D Materials Channel from a 300mm Fab" . Embora as características do dispositivo sejam promissoras, esta ainda é uma demonstração de pesquisa, não um produto comercial. O desempenho e a confiabilidade ainda precisam ser comprovados em pitches mais reduzidos, e a indústria ainda não padronizou a pilha exata de material 2D para os nós futuros.

Mas o significado é claro: pela primeira vez, a indústria de semicondutores tem uma prova tangível de que os transistores 2D podem seguir o mesmo caminho de manufatura do silício. A corrida pela lógica pós-silício acaba de ficar real.