TSMC anuncia rendimento de 99% no CoWoS e mira pacote 14x maior para 2029; gargalo da IA migra para HBM e substratos

Durante o OCP APAC Summit em 11 de agosto de 2026, o vice-presidente de Tecnologia e Serviços de Empacotamento Avançado da TSMC, Jun He (何軍), divulgou os dados mais recentes sobre o CoWoS, incluindo rendimento, gargalos de suprimento e um roteiro plurianual de tamanho de retícula. Confira os principais pontos.

Rendimento: CoWoS de 5,5x retícula atinge 98–99%

O CoWoS de 5,5x retícula da TSMC — o maior pacote chip-on-wafer-on-substrate do mundo em produção de alto volume (HVM) — atingiu rendimentos superiores a 98% em múltiplos produtos de clientes de IA, com alguns casos chegando a 99% . A marca de 99% se aplica a produtos específicos e otimizados; a empresa caracteriza a linha de base geral como "estavelmente acima de 98%" . Isso representa um marco técnico significativo — o CoWoS agora opera em HVM com rendimentos próximos aos de um chip monolítico, apesar de sua configuração com múltiplos dies e várias pilhas HBM.

Gargalos remanescentes: memória e substratos ABF

Jun He destacou que o gargalo está se deslocando para cima na cadeia de suprimentos, para além da capacidade de CoWoS da TSMC:

• Memória HBM: A oferta de HBM está virtualmente esgotada para todo o ano de 2026 entre os três principais fornecedores (SK hynix, Samsung e Micron) . Há risco adicional de rendimento na pilha HBM4E de 12 camadas, com especulações de que alguns clientes podem recorrer a configurações de 8 camadas, reduzindo a capacidade efetiva de memória por pacote em cerca de 33% .
• Substratos ABF (Ajinomoto Build-up Film): Os substratos ABF continuam sendo o gargalo crítico para pacotes flip-chip de alta contagem de camadas. A própria capacidade de CoWoS da TSMC está totalmente alocada até 2026 e boa parte de 2027, com prazos de entrega de 52 a 78 semanas para pedidos de empacotamento de IA . A insuficiência na oferta de substratos ABF é uma restrição estrutural que limita quantos pacotes a TSMC pode embarcar, independentemente da disponibilidade das linhas de CoWoS .

Planos de escala: de 5,5x para 14x retícula até 2028–2029

A TSMC apresentou um roteiro agressivo de tamanho de retícula, com aproximadamente "uma geração por ano":

Marco	Tamanho da Retícula	Área Aproximada do Pacote	Cronograma
HVM atual	5,5x	~4.720 mm²	Agora (2026)
Próximo passo	9,5x	~8.150 mm²	2027
Meta	14x	~12.000 mm²	2028–2029

O CoWoS de 14x retícula deverá integrar aproximadamente 10 grandes dies de computação e 20 pilhas de memória HBM em um único pacote, transformando-o essencialmente em um substrato de computação em nível de sistema . Algumas fontes mencionam 2028 para a retícula de 14x, enquanto outras (incluindo a apresentação de Jun He) referem-se a 2029 para a produção comercial. A discrepância provavelmente reflete um tape-out em 2028 e uma rampa de volume em 2029 .

Principais desafios técnicos para a escala

A escala para 14x retícula (e além) introduz vários obstáculos físicos e de processo:

• Empanamento/tensão mecânica: Uma área de pacote maior cria curvatura e tensão significativas no interposer, substrato e pilha de dies, exigindo materiais avançados e controle de processo rigoroso .
• Integridade do sinal e densidade de interconexão: Manter conexões de alta largura de banda e baixa latência em uma área 3x maior demanda avanços em micro-bumps, vias de silício (TSVs) e camadas de redistribuição .
• Fornecimento de energia e gerenciamento térmico: Um pacote de 14x que abriga ~10 dies de computação grandes e 20 pilhas HBM consumirá uma quantidade extremamente alta de energia, exigindo soluções de resfriamento inovadoras e redes de distribuição de energia robustas .
• Costura litográfica: Pacotes maiores que um único disparo de retícula exigem costura precisa de múltiplos disparos, um desafio de fabricação chave para o rendimento em escala .
• Disponibilidade de substrato: Pacotes maiores exigem substratos ABF maiores e com maior contagem de camadas — exatamente o componente que já está em oferta mais curta .

A TSMC acredita que o CoWoS em nível de wafer (em vez de empacotamento em nível de painel) continua sendo o melhor caminho para essas interconexões maiores, pois as tecnologias de painel ainda não conseguem igualar a densidade de interconexão do CoWoS .

Posicionamento competitivo vs. Intel

As revelações da TSMC no OCP APAC contrastam diretamente com os esforços de empacotamento da Intel:

• Diferença de rendimento: Múltiplas fontes do setor reportam que a tecnologia EMIB-T (Embedded Multi-Die Interconnect Bridge) da Intel ainda está buscando 90% de rendimento, enquanto o CoWoS da TSMC já ultrapassou 98% em HVM . Isso representa uma diferença de 8+ pontos percentuais em escala.
• Roteiro de tamanho de retícula: A TSMC mira 14x retícula (~12.000 mm²) até 2028–2029. A Intel prometeu publicamente um pacote de 12x retícula em um cronograma semelhante, colocando a TSMC aproximadamente 15–20% maior em área alvo .
• Capacidade e ecossistema: A TSMC expandiu a capacidade do CoWoS em 106% em 2025 e elevou o CapEx de 2026 para um recorde de US$ 60–64 bilhões, em parte para financiar a expansão do empacotamento . A capacidade do CoWoS está esgotada até 2027, o que significa que os clientes da TSMC (Nvidia, AMD, Broadcom, etc.) estão presos ao ecossistema de empacotamento da empresa — um fosso estrutural .
• Posição da Intel: O negócio de empacotamento da Intel (incluindo EMIB-T) ainda está na fase de rampa de rendimento e ainda não atingiu escala de produção comparável. A diferença de rendimento e capacidade significa que a TSMC continua sendo a fornecedora dominante de empacotamento avançado para aceleradores de IA de ponta no futuro previsível.

Resumo

O CoWoS de 5,5x retícula da TSMC atingiu rendimentos de 98–99% em HVM, deslocando o gargalo da cadeia de suprimentos de chips de IA das linhas de empacotamento da TSMC para o fornecimento de memória HBM e substratos ABF. A empresa planeja escalar para 14x retícula (~12.000 mm²) até 2028–2029, capaz de integrar ~10 dies de computação e 20 pilhas HBM — mas enfrenta desafios significativos de ordem mecânica, térmica e de substrato. Em relação ao EMIB-T da Intel (estimado em ~90% de rendimento), a TSMC detém uma liderança esmagadora em rendimento, escala e capacidade no empacotamento avançado para IA.