Salto Vertical da Samsung: Por Dentro do Primeiro Transistor 3D Empilhado com Recorde de 42nm

A inovação da Samsung contorna o problema por completo. Em vez de colocar os transistores NMOS e PMOS um ao lado do outro, a nova arquitetura 3DSFET os empilha verticalmente. Isso significa que a camada de isolamento crítica entre os dois tipos de transistores se torna uma estrutura vertical, que não consome área de superfície adicional no chip. Na teoria, essa abordagem pode dobrar a densidade de transistores dentro da mesma área sem esbarrar nos limites do isolamento horizontal .

As Inovações Centrais: Nanofolhas Triplas Empilhadas e um Recorde de 42nm

A implementação prática dessa visão vertical é um feito de ciência dos materiais e engenharia de precisão. A equipe da Samsung não simplesmente empilhou dois transistores simples um sobre o outro. Seu 3DSFET utiliza canais de nanofolhas triplamente empilhadas tanto para o transistor superior (tipo P) quanto para o inferior (tipo N), totalizando seis nanofolhas em uma única pastilha de silício. Este é o maior número de nanofolhas empilhadas já demonstrado em um FET 3D empilhado ou CFET (FET Complementar) . A arquitetura de nanofolhas já proporciona um controle eletrostático superior sobre a corrente, e combiná-la com o empilhamento vertical cria uma sinergia poderosa para desempenho e eficiência energética.

Para alcançar esse feito, os engenheiros precisaram resolver o desafio crítico do isolamento elétrico. Os transistores verticalmente adjacentes exigem uma barreira isolante perfeita para funcionar de forma independente. A equipe introduziu uma camada dielétrica intermediária de alta qualidade entre os dispositivos superior e inferior. Esse isolante vertical é a chave que libera a integração densa, eliminando a interferência que, de outra forma, tornaria o design não funcional .

O resultado é um dispositivo totalmente operacional com um gate pitch de 42nm, o menor em registro público. Wookhyun Kwon, especialista da equipe de Desenvolvimento de Tecnologia Lógica da Samsung, esclareceu que, embora pesquisas anteriores tenham relatado dimensões menores, o valor de 42nm é o menor já alcançado em uma estrutura de transistor fabricada .

Validação Premiada

A importância deste trabalho foi imediatamente reconhecida pela comunidade acadêmica e industrial no Simpósio VLSI, um dos três maiores congressos de semicondutores do mundo. O artigo, intitulado "First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications" (Primeira Demonstração de FETs 3D Empilhados com Gate Pitch de 42nm com Canais de Nanofolhas Triplamente Empilhadas para Aplicações Lógicas Avançadas) e de autoria de Donghoon Hwang e colegas, alcançou uma pontuação de avaliação de 8,29 de 10, a mais alta entre todas as submissões . Essa pontuação excepcional lhe rendeu o prêmio de Melhor Artigo e a designação como Destaque Tecnológico do simpósio .

O Caminho Adiante para Chips de IA e HPC

A Samsung vislumbra a arquitetura 3DSFET como uma tecnologia fundamental para o futuro dos semicondutores lógicos de alto desempenho, mirando especificamente as demandas extremas das próximas gerações de aplicações de Inteligência Artificial (IA) e Computação de Alto Desempenho (HPC, na sigla em inglês), onde a densidade de transistores é uma alavanca de desempenho crítica .

Contudo, é essencial ver isso como uma monumental prova de conceito, e não um anúncio de produto. O trabalho existe atualmente em estágio de demonstração. A Equipe de Desenvolvimento de Tecnologia Lógica da Samsung declarou que continuará a pesquisa com o objetivo de eventual comercialização, mas nenhum cronograma para produção em volume foi especificado. Ainda há um desenvolvimento significativo pela frente para transformar essa demonstração de um único dispositivo em um processo de fabricação em massa de alto rendimento . Apesar do longo caminho a percorrer, a Samsung forneceu uma resposta concreta e validada para a pergunta sobre o que vem depois da era das nanofolhas: subir.