Roteiro da TSMC avança para a era angstrom com A13, A12, N2U e embalagens gigantes para chips de IA

A TSMC (Taiwan Semiconductor Manufacturing Company) apresentou novos avanços em seu roteiro tecnológico durante o Taiwan Technology Symposium 2026, realizado em Hsinchu, principal polo da indústria de semicondutores do país. O evento trouxe detalhes sobre a próxima geração de processos de fabricação, grandes avanços em empacotamento de chips para IA e a expansão da produção na classe de 2 nanômetros (nm).

A mensagem central do evento foi clara: o futuro do desempenho em computação não depende apenas de transistores menores, mas também de formas mais eficientes de integrar múltiplos chips gigantes em um único sistema.

Novos processos: A13, A12 e N2U

Executivos da TSMC revelaram novos elementos da sua linha de processos avançados, incluindo A13, A12 e N2U.

• A13: um nó da chamada era angstrom projetado como um shrink direto do processo A14. Ele permite layouts mais compactos e maior eficiência energética, com foco em chips para IA, computação de alto desempenho (HPC) e dispositivos móveis.
• A12: outro processo planejado para a mesma geração tecnológica, continuando a miniaturização além da marca de 2 nm.
• N2U: uma extensão da família N2 (2 nm), criada para oferecer melhorias de desempenho e eficiência mantendo compatibilidade com essa geração.

Segundo o roteiro divulgado, A13 e A12 devem chegar à produção em larga escala mais perto do fim da década, com metas apontando para aproximadamente 2029.

E o processo A16?

O simpósio não trouxe um grande anúncio novo para o A16, mas reportagens do setor indicam que a produção em volume foi adiada para cerca de 2027, um pequeno atraso em relação às expectativas anteriores.

CoWoS: empacotamento avançado atinge rendimento de 98%

Um dos anúncios mais relevantes foi na área de empacotamento avançado, que se tornou crucial para chips de inteligência artificial.

A TSMC confirmou a produção em massa de uma nova geração do CoWoS (chip‑on‑wafer‑on‑substrate), tecnologia usada para integrar múltiplos chips e memória de alta largura de banda no mesmo módulo.

Um destaque técnico importante:

• A plataforma CoWoS de 5,5 retículos alcançou rendimento superior a 98%, segundo Yuan Li‑pen, vice‑presidente de desenvolvimento de negócios da empresa.

Na fabricação de chips, o retículo representa a área máxima que pode ser exposta em uma etapa de litografia. Ao combinar vários “tamanhos de retículo” dentro do mesmo pacote, a TSMC consegue construir processadores de IA extremamente grandes, formados por múltiplos chiplets e pilhas de memória HBM.

Isso é essencial porque, nos sistemas de IA modernos, o gargalo muitas vezes está na comunicação entre chips e no acesso à memória, não apenas na densidade de transistores.

Chips de IA muito maiores até 2028–2029

A TSMC também indicou que essa estratégia de empacotamento continuará crescendo rapidamente.

Relatórios do setor sugerem um roteiro no qual as plataformas CoWoS se tornam muito maiores nos próximos anos, incluindo:

• sistemas com cerca de 14 retículos por volta de 2028
• plataformas de até 40 retículos por volta de 2029

Se esse plano se concretizar, os aceleradores de IA poderão atingir dimensões muito superiores às GPUs atuais, transformando o empacotamento em um elemento central da arquitetura dos sistemas de computação.

Produção em 2 nm já começou

Outro ponto importante do roteiro é a evolução do processo N2 (2 nm).

• A produção em volume do N2 começou no final de 2025.
• A demanda inicial tem sido forte, com grandes empresas de tecnologia reservando capacidade para futuros chips de IA e smartphones de alto desempenho.

Para atender a essa demanda, a TSMC vem ampliando sua capacidade de fabricação em nós avançados.

A corrida com Intel e Samsung

A competição entre fabricantes de semicondutores hoje depende não apenas de novas tecnologias, mas também de rendimento de fabricação e capacidade de produção.

Relatórios recentes apontam desafios para concorrentes da TSMC:

• Samsung: uma linha de produção de 2 nm teria rendimento de cerca de 14% de chips utilizáveis, refletindo a dificuldade de escalar novos processos.
• Intel: o processo 18A teria sofrido um atraso de cerca de seis meses em seu cronograma de produção em grande escala.

Esses números vêm de relatórios externos e devem ser interpretados com cautela, mas ilustram como avançar para nós de fabricação cada vez menores se tornou extremamente complexo.

Por que o empacotamento virou peça-chave

O simpósio reforçou uma tendência crescente no setor: o desempenho futuro depende tanto de empacotamento avançado quanto de transistores menores.

• Nós da era angstrom, como A13 e A12, continuam a empurrar os limites da litografia.
• Plataformas como CoWoS permitem integrar vários chips gigantes e pilhas de memória em um único sistema.

Para aceleradores de IA — que exigem enorme área de silício e largura de banda de memória — essa combinação pode definir quem liderará a próxima geração da computação.

O roteiro apresentado pela TSMC indica que a empresa pretende manter essa liderança tecnológica até o final da década.