A estratégia da TSMC para destravar a embalagem de chips de IA em 2026

A tecnologia se tornou o padrão de fato para chips de IA da Nvidia, AMD e de outros fabricantes. Mas a capacidade disponível está “extremamente apertada” e, segundo o CEO da TSMC, C.C. Wei, já está vendida até 2026 . A Nvidia sozinha deve consumir cerca de 60% da produção total de CoWoS, em grande parte para chips de sua próxima arquitetura, chamada Rubin .

Para aliviar a pressão, a TSMC planeja elevar sua capacidade própria de aproximadamente 35 mil wafers por mês no fim de 2024 para 120 mil a 130 mil wafers por mês até o fim de 2026 — quase uma quadruplicação . Considerando também a produção de parceiros OSAT, a Bernstein estima que a capacidade global da indústria possa chegar a cerca de 1,25 milhão de wafers por ano .

Terceirização avança para a etapa mais complexa

A expansão interna, porém, não deve ser suficiente para acompanhar a demanda. Por isso, a TSMC está ampliando o escopo da terceirização.

Até agora, a empresa concentrava internamente a etapa mais complexa, conhecida como CoW (Chip-on-Wafer), e recorria a parceiros principalmente para a fase WoS (Wafer-on-Substrate). A nova estratégia prevê terceirizar também a etapa CoW para ASE, SPIL e Amkor a partir do segundo semestre de 2026 .

Estimativas para o ano apontam que entre 240 mil e 270 mil wafers de CoWoS por ano poderão ser direcionados a empresas OSAT. A Amkor ficaria com 180 mil a 190 mil unidades, a SPIL com 60 mil a 80 mil, enquanto a ASE pretende triplicar sua capacidade para 20 mil a 25 mil wafers mensais até o fim de 2026 . Em meio à forte procura, a ASE elevou entre 5% e 20% os preços de seus serviços de embalagem avançada para 2026 .

A JPMorgan estima que, a partir de 2026, aproximadamente 70% das etapas de back-end do CoWoS-L — a variante mais avançada usada pela Nvidia — serão terceirizadas para ASE e SPIL . A pressão vem sobretudo da arquitetura Rubin da Nvidia e do aumento de projetos de ASIC desenvolvidos por grandes empresas de computação em nuvem .

O movimento representa uma mudança importante para a TSMC. A empresa abre mão de parte da receita de embalagem de maior valor, mas ganha velocidade para atender os clientes e evita que o gargalo provoque atrasos ou migração de pedidos para concorrentes.

A resposta ao EMIB da Intel

A escassez de CoWoS também criou uma oportunidade para a Intel. Sua tecnologia EMIB-T (Embedded Multi-die Interconnect Bridge) vem sendo avaliada como alternativa por alguns projetistas de chips. O Google teria escolhido a solução para sua TPU de nona geração, e o diretor financeiro da Intel afirmou que a divisão de fundição está próxima de fechar contratos de embalagem avançada que poderiam gerar bilhões de dólares por ano .

A diferença central está na forma de interligar os componentes. O CoWoS tradicional utiliza um grande interposer de silício — uma camada que conecta os diversos chips do pacote. O EMIB, por outro lado, usa pequenas pontes de silício embutidas apenas nos pontos em que os chiplets precisam se comunicar. Isso pode reduzir o uso de material e simplificar a montagem .

A TSMC estaria desenvolvendo uma solução própria chamada internamente de “EMIB-like” ou “quasi-EMIB”, em parceria com a fabricante taiwanesa de substratos Kinsus . O projeto ainda está em desenvolvimento, mas indica que a TSMC reconhece o EMIB como um concorrente relevante e busca oferecer uma alternativa para impedir a perda de clientes .

A Intel ainda enfrenta desafios de rendimento. O EMIB-T teria alcançado 90% em uma etapa de verificação técnica, abaixo do padrão de 98% associado à produção em massa. A TSMC, por sua vez, já entrega rendimento superior a 98% em embalagens CoWoS para aceleradores de IA, segundo os dados citados . A TrendForce avalia que a TSMC mantém vantagem graças à solução integrada — fabricação e embalagem em um mesmo ecossistema — e aos rendimentos comprovados, embora o crescimento do mercado de IA possa abrir espaço para as duas empresas .

Margens próximas de 70%?

A estratégia de embalagem ocorre em paralelo a uma forte expansão da demanda por processos de fabricação avançados. No segundo trimestre de 2026, a TSMC registrou receita de US$ 40,2 bilhões, acima do teto de sua própria projeção, que ia de US$ 39 bilhões a US$ 40,2 bilhões. A margem bruta ficou em 67,7% .

Para o terceiro trimestre, a companhia projetou receita entre US$ 44,6 bilhões e US$ 45,8 bilhões, o que representa crescimento sequencial de aproximadamente 12% e avanço anual de 37% no ponto médio da faixa .

Antes da divulgação dos resultados, analistas esperavam receita próxima de US$ 40 bilhões no segundo trimestre — crescimento anual de cerca de 32% — e alta superior a 50% no lucro por ação . A TrendForce também informou que alguns analistas viam potencial para uma margem bruta próxima de 70%, apoiada pela demanda por chips fabricados nos processos de 3 e 5 nanômetros .

A Bernstein elevou seu preço-alvo para a TSMC com base na combinação de “mais CoWoS, mais XPU e crescimento de receita de 23% em 2026”. A embalagem avançada representou aproximadamente 8% da receita total da empresa em 2025 e pode superar 10% em 2026 .

O equilíbrio entre capacidade e rentabilidade

A terceirização resolve parte do problema mais urgente da TSMC: colocar mais embalagens de chips de IA no mercado sem esperar apenas pela expansão de suas próprias fábricas. ASE, SPIL e Amkor ganham volume, poder de precificação e relevância estratégica.

Ao mesmo tempo, a TSMC transfere parte da receita de alto valor para os parceiros OSAT. A aposta é que essa perda seja compensada pela preservação dos relacionamentos com Nvidia, AMD e clientes de ASIC, além da força de preços nos processos de 3 e 5 nanômetros.

O resultado é uma estratégia menos concentrada em fabricar o wafer inteiro dentro de casa e mais focada em controlar o ecossistema. Se a demanda por IA continuar elevada, a CoWoS e as novas soluções baseadas em pontes de silício poderão se tornar fontes cada vez mais importantes de crescimento — enquanto a TSMC tenta manter sua margem bruta próxima de 70% sem deixar espaço para a Intel avançar.