A aposta de 50x da TSMC em fotônica de silício: como o COUPE vai remodelar os data centers de IA até 2028

A TSMC está apostando alto na luz. A gigante dos semicondutores está correndo para escalar sua capacidade de fabricação de fotônica de silício em um ritmo raramente visto na indústria de chips, mirando um aumento de 50x na produção de wafers de circuitos fotônicos integrados (PICs) até 2028. O movimento é uma resposta direta às demandas explosivas de largura de banda dos data centers de IA, onde as interconexões de cobre estão atingindo limites físicos fundamentais.

O veículo para essa transição é o COUPE (Compact Universal Photonic Engine), a plataforma de fotônica de silício da TSMC. A primeira geração do COUPE entrega 1,6 Tbps por motor óptico usando oito canais de 200G PAM4 por lado, e a plataforma entrou em produção em massa em 2026, com remessas em volume crescendo ao longo do meio do ano ^SMN. Uma segunda geração, visando 6,4 Tbps, é esperada para 2027, e uma terceira, mirando 12,8 Tbps, já está no roadmap ^LN.

As Metas de Capacidade: De 500 a 25.000 Wafers por Mês

O plano de expansão é nitidamente escalonado. De acordo com relatos recentes do Commercial Times e da TrendForce, a capacidade de PIC da TSMC saltará de cerca de 500 wafers por mês atualmente para 10.000 wafers por mês até o segundo trimestre de 2026. Até o quarto trimestre de 2026, esse número sobe para 15.000, e a meta para 2028 é de pelo menos 25.000 wafers por mês ^MTT.

Com uma estimativa de 648 dies por wafer, o ritmo de produção de 2028 renderia cerca de 194 milhões de dies PIC anualmente em capacidade total ^T1. Para efeito de comparação, a capacidade atual de ~500 wafers por mês produz cerca de 4 milhões de dies por ano ^T.

Principais Clientes: NVIDIA e Broadcom Lideram o Movimento

A NVIDIA e a Broadcom são identificadas como as primeiras grandes clientes para a produção em volume do COUPE, com relatos indicando que os pedidos já foram feitos ^MAE. Dada a capacidade limitada de produção de PIC durante a rampa inicial em 2026–2027, espera-se que essas duas empresas sejam as principais beneficiárias da produção inicial ^T.

A NVIDIA agiu agressivamente para garantir sua cadeia de suprimentos óptica. Em março de 2026, a empresa investiu US$ 4 bilhões (US$ 2 bilhões cada) na Lumentum e na Coherent, garantindo compromissos plurianuais de fornecimento de chips laser de alto desempenho e materiais ópticos avançados ^EL. A NVIDIA planeja implantar switches baseados em COUPE, incluindo os switches fotônicos Ethernet Spectrum-X, na segunda metade de 2026, utilizando a tecnologia SoIC da TSMC ^R.

A Tecnologia: COUPE + SoIC-X

O COUPE é, fundamentalmente, uma inovação em empacotamento. Ele usa a tecnologia avançada SoIC-X (System on Integrated Chips) da TSMC para empilhar um circuito integrado eletrônico (EIC) diretamente sobre um circuito integrado fotônico (PIC), usando uma ligação híbrida cobre-com-cobre ^STS. O EIC é produzido em um nó de processo classe 65nm, enquanto o PIC lida com a sinalização óptica ^SS.

Essa integração heterogênea é o grande diferencial. Ao unir os dies eletrônico e fotônico com um passo (pitch) de menos de dez micrômetros, a TSMC afirma que o COUPE oferece uma melhoria de 5 a 10x na eficiência energética, latência 10 a 20x menor e um footprint mais compacto em comparação com os módulos ópticos plugáveis tradicionais ^T.

A abordagem atraiu um ecossistema mais amplo. A TSMC fez parceria com as fornecedoras de ferramentas EDA Ansys, Synopsys e Cadence para dar suporte ao design fotônico, e a Himax foi confirmada como a fornecedora exclusiva de matrizes de microlentes para as duas primeiras gerações do COUPE ^SLM.

O Mercado CPO Atinge um Ponto de Inflexão em 2026

2026 é amplamente descrito como o ano em que a óptica co-integrada (co-packaged optics, CPO) faz a transição de implantações piloto para a produção comercial em grande escala ^HG. Múltiplos relatórios de pesquisa de mercado convergem para esse cronograma: o mercado de CPO é estimado entre US$ 2,2 e US$ 4,2 bilhões em 2026, com uma taxa de crescimento anual composta (CAGR) projetada de 25 a 35% até 2031 ^G. A IDTechEx projeta que o mercado ultrapassará US$ 20 bilhões até 2036, crescendo a um CAGR de 37% ^I.

Os data centers de IA são o principal motor da demanda. O switch Ethernet Spectrum-6 da NVIDIA, apresentado na CES 2026, oferece largura de banda agregada de 409,6 Tbps usando motores fotônicos de silício integrados e reduz o consumo de energia da interconexão em 5x em comparação com a geração anterior ^M. A Broadcom e a Marvell também estão desenvolvendo plataformas CPO visando 1,6T e além ^AP.

A história da eficiência energética é convincente. Sistemas tradicionais de cobre e plugáveis consumiam de 12 a 15 picojoules por bit no início de 2025, enquanto os novos sistemas CPO da Broadcom e da NVIDIA operam a 5 pJ/bit ou menos, com um roadmap para chegar a menos de 1 pJ/bit ^MF.

Desafios de Rendimento e Restrições de Empacotamento

O plano de expansão carrega riscos significativos. Relatórios citam um rendimento hipotético de empilhamento SoIC de aproximadamente 50% para a produção inicial, o que efetivamente reduziria pela metade o número de motores ópticos acabados em relação à contagem bruta de dies PIC ^T1. Quando as perdas de rendimento da montagem a jusante são consideradas, os embarques reais de motores ópticos podem ser substancialmente menores — estimados em 39 milhões de unidades na capacidade atual, subindo para 486 milhões na meta de 2028, contra a contagem bruta de 194 milhões de dies ¹.

A capacidade de empacotamento avançado é, por si só, um gargalo. A capacidade de CoWoS (Chip-on-Wafer-on-Substrate) da TSMC está esgotada até 2026, e o CEO C.C. Wei reconheceu publicamente que o CoWoS continua extremamente apertado ^O. A TSMC projeta que a capacidade do CoWoS cresça a mais de 80% ao ano (CAGR) de 2022 a 2027, mas a fotônica de silício agora está competindo pelo mesmo complexo de empacotamento avançado — CoWoS e SoIC — que a integração de GPU e HBM já sobrecarrega ^TB. Analistas do setor descrevem a capacidade de fotônica de silício da TSMC como o próximo provável gargalo na cadeia de suprimentos de IA, depois do CoWoS ^MB.

Resumo: Roadmap de Capacidade PIC da TSMC

Métrica	Atual (2024–2025)	2º Tri 2026	4º Tri 2026	Meta 2028
Capacidade de wafer PIC (mensal)	~500 MT	10.000 MT	15.000 MT	≥25.000 MT
Produção anual de dies PIC (aprox.)	~4M T	~78M T	~117M T	~194M T
Status da plataforma COUPE	Pré-produção	Início da produção em massa S	Rampa de volume S	Meta de maior volume
Principais clientes	—	NVIDIA, Broadcom MA	NVIDIA, Broadcom MA	NVIDIA, Broadcom + outros

Conclusão

A TSMC está executando uma expansão de capacidade historicamente agressiva em fotônica de silício, ancorada na plataforma COUPE/SoIC-X e alimentada pela demanda dos data centers de IA. A rampa de 500 para 25.000 wafers por mês em menos de três anos representa um aumento de 50x, com implicações para toda a cadeia de suprimentos de hardware de IA. No entanto, a maturidade do rendimento — especialmente os rendimentos de empilhamento SoIC na faixa de ~50% — e o gargalo mais amplo do empacotamento avançado continuam sendo os maiores riscos de curto prazo ^MHTM.

Se for bem-sucedida, a aposta da TSMC na luz consolidará seu papel como a fundição central para a tecnologia de interconexão da era da IA, estendendo seu domínio para além da lógica e do empacotamento avançado, adentrando o domínio óptico.