Google troca TSMC pela Intel em chips de IA: TPUv8e usará empacotamento EMIB-T

A decisão do Google de usar o empacotamento EMIB-T da Intel para seu TPUv8e de próxima geração (codinome Humufish) é uma das mudanças mais significativas na cadeia de suprimentos de chips de IA desde o início do boom. Não se trata de uma história simples de uma tecnologia melhor superando a atual. Em vez disso, revela uma indústria de semicondutores contorcida por restrições de capacidade, matemática de rendimento e uma ironia peculiar dentro da própria Intel.

Por que o Google Mudou: A Crise de Capacidade do CoWoS

O principal motivo é direto: as linhas de CoWoS (Chip-on-Wafer-on-Substrate) da TSMC estão vendidas até 2027 . Isso deixou gigantes da computação em nuvem como o Google à procura de uma segunda fonte de empacotamento. O TPU de inferência de próxima geração do Google (v8e, codinome Humufish) usará o empacotamento EMIB-T da Intel Foundry, com produção prevista para o segundo semestre de 2027 .

Trata-se de uma estratégia de diversificação de fornecimento, não uma deserção. O TPU 8t, focado em treinamento, deve manter o CoWoS-S da TSMC . A Intel cuidaria de cerca de metade do volume projetado de ~6 milhões de TPUs do Google entre 2027 e 2028 . O movimento também marca uma grande vitória para a foundry da Intel, sinalizando que seu empacotamento avançado é confiável o suficiente para um grande hyperscaler, e ocorre enquanto a Nvidia avalia o processo 18A e o empacotamento EMIB da Intel para suas GPUs de próxima geração .

Vantagens Técnicas do EMIB-T sobre o CoWoS

O EMIB padrão tem sido usado em FPGAs e Xeons Sapphire Rapids da Intel por anos, mas carecia da entrega de energia e escala de retícula necessárias para aceleradores de IA de alta potência. O EMIB-T resolve isso adicionando vias de silício através (TSVs) diretamente nas pontes embutidas, permitindo a entrega vertical de energia e suporte à classe HBM4 . As principais vantagens arquitetônicas incluem:

• Sem interposer de silício grande – O EMIB incorpora pequenas pontes apenas onde os chips se conectam, reduzindo o custo do material e simplificando a estrutura .
• Melhor correspondência de expansão térmica – Sem um interposer grande abrangendo todo o pacote, as incompatibilidades de coeficiente de expansão térmica são reduzidas .
• Maior escala de retícula – O EMIB-T pode escalar além do limite de ~3,3x retícula do CoWoS-S. Analistas do Bernstein estimam que o EMIB-T suporta tamanhos de pacote maiores do que as ofertas atuais do CoWoS . A Intel afirmou que o EMIB suportava 6x o tamanho da retícula em 2024 e visa 8x em 2026 e 12x até 2028 .
• Maior rendimento teórico por interposer – Como as pontes são pequenas e localizadas, um defeito em uma ponte não significa a perda de todo o interposer, como pode acontecer com o grande interposer monolítico do CoWoS .
• Capacidade disponível – As linhas de produção EMIB da Intel ainda não estão totalmente utilizadas, enquanto cada slot importante do CoWoS está pré-vendido até 2027 .

A desvantagem: o CoWoS ainda lidera em densidade máxima de largura de banda e proximidade de HBM para os designs de IA mais agressivos . O EMIB-T está fechando a lacuna, mas ainda não superou o CoWoS no topo de linha.

Escala, Rendimento e a Diferença de 8 Pontos

O acordo, relatado pelo The Information e corroborado pelo Morgan Stanley, envolve o Google reservando mais de 3 milhões de unidades de TPU para produção em 2028 . Este é o desafio: a Intel deve entregar uma tecnologia que nunca foi implantada nessa escala para um cliente externo.

O rendimento é a tensão central. Ming-Chi Kuo foi o primeiro a sinalizar que o empacotamento EMIB-T da Intel atingiu ~90% de rendimento na verificação técnica para o TPU Humufish . No entanto, o padrão de produção em massa é de ~98%, deixando uma lacuna crítica de 8 pontos . Para referência, a meta de rendimento da TSMC para seu CoWoS de 5,5x retícula em 2026 começa em 98% . Um rendimento de 90% significa que 1 em cada 10 módulos montados é descartado; 98% reduz isso para 1 em 50 .

Outros desafios incluem:

• Risco de execução: O Vice-Presidente Corporativo da Intel, John Pitzer, admitiu que as expectativas anteriores de rampagem do empacotamento para 2025 eram "muito otimistas" . A empresa também está terceirizando parte da produção do EMIB para a unidade da Amkor na Coreia do Sul .
• Cronograma: O tape-out do TPU Humufish está agendado para ~final de 2026, com amostras de produção no segundo semestre de 2027 .
• Escala de volume: A capacidade do nó 18A da Intel deve dobrar até 2028, e a capacidade da fábrica Intel 3 na Irlanda cresce 80% no mesmo período .

A Contradição Irônica: Diamond Rapids

O aspecto mais marcante desta história é que a Intel está conquistando o Google como um cliente externo de EMIB enquanto move sua própria plataforma Xeon principal para longe do EMIB. O próximo CPU servidor da Intel, Diamond Rapids (192 núcleos, previsto para 2026–2027), provavelmente usará uma interconexão die-to-die UCIe sobre substrato orgânico padrão em vez do EMIB . No ISSCC, a Intel demonstrou um link UCIe-S rodando sobre substrato orgânico padrão em altas taxas de dados, alcançando 3x a taxa de dados e 2,8x a densidade de largura de banda em comparação com um design de 3nm .

Isso significa:

• Sapphire Rapids (2023) e Granite Rapids usaram EMIB para conectar os dies de computação.
• Diamond Rapids deve usar uma abordagem UCIe-sobre-substrato mais simples e barata, evitando a complexidade e o custo do EMIB .
• No entanto, a Intel agora está vendendo essa mesma tecnologia EMIB para o Google como uma alternativa premium ao CoWoS.

A contradição ressalta que a proposta de valor do EMIB é fortemente dependente do caso de uso: para os grandes aceleradores de IA do Google, ele resolve uma escassez de capacidade e oferece uma escala de custo-benefício. Para os próprios Xeons da Intel, os avanços na sinalização de substrato orgânico via UCIe tornam a abordagem de ponte embutida desnecessária e muito cara para pacotes de CPU de alto volume .