TSMC atinge receita histórica impulsionada por IA, CEO promete preços disciplinados e revela a revolução do CoPoS

Os números comprovam que a corrida global para expandir a infraestrutura de IA entre as empresas continua sendo um vento poderoso e constante a favor da maior fabricante de chips por contrato do mundo .

Alerta do CEO: 'Só Conseguimos Produzir Até Certo Ponto'

Durante a reunião anual de acionistas em Hsinchu, em 4 de junho de 2026, o presidente e CEO C.C. Wei fez uma projeção preocupante junto aos resultados financeiros estelares. Ele alertou que a oferta global de chips da TSMC não conseguirá atender à demanda alimentada por IA por "muito tempo" e que a capacidade de produção — não apenas os pedidos de wafer — é o gargalo fundamental .

"Estamos trabalhando duro, mas a demanda é alta e só podemos produzir até certo ponto", disse Wei aos acionistas, confirmando que a capacidade em nós avançados está praticamente esgotada e que a demanda atualmente supera a oferta em algo entre 25% e 30% . Espera-se que essa escassez estrutural persista mesmo com a entrada em operação de mais capacidade fabril nos Estados Unidos nos próximos anos .

Estratégia de Preços: Disciplina em vez de Ganância

Wei traçou uma linha clara entre a abordagem da TSMC e os picos agressivos de preço vistos na indústria de chips de memória. Ele descartou explicitamente a imposição do mesmo tipo de aumento volátil e repentino, classificando a decisão como um compromisso com relacionamentos de longo prazo com os clientes .

"Isso não é sustentável. Nosso foco é construir confiança a longo prazo", disse Wei, distinguindo o modelo da TSMC das práticas de mercado à vista .

No entanto, isso não significa que os preços estão estáveis. Quando perguntado diretamente se gostaria de aumentar os preços, Wei respondeu: "Eu gostaria de fazer isso... ainda precisamos ganhar dinheiro", indicando que ajustes graduais estão na mesa . Relatórios indicam que a TSMC planeja aumentos de 5% a 10% nos preços de seus processos avançados em 2026, impulsionados por pressões inflacionárias nos custos de materiais, equipamentos e fabricação .

A mensagem principal: os preços da TSMC subirão de forma constante e previsível, não abrupta — um sinal crucial para toda a cadeia de suprimentos de eletrônicos.

O Próximo Grande Salto: Conheça a Tecnologia de Embalagem CoPoS

Além do gargalo imediato de capacidade, a TSMC está preparando uma mudança fundamental na montagem dos chips de IA mais poderosos. Sua tecnologia de empacotamento avançado de última geração, chamada CoPoS (Chip-on-Panel-on-Substrate, ou Chip em Painel sobre Substrato), está em ritmo acelerado para produção em massa no segundo semestre de 2028, segundo o renomado analista Ming-Chi Kuo e diversos relatórios do setor .

O que é o CoPoS?

O CoPoS é uma solução de empacotamento em nível de painel do tipo fan-out (FOPLP) que representa uma ruptura radical com o tradicional wafer de silício circular de 300 mm, padrão da indústria há décadas. Em vez disso, utiliza grandes painéis retangulares — tipicamente de 310 mm × 310 mm na fase atual — para montar os chips .

A arquitetura técnica envolve um substrato com núcleo de vidro e camadas de construção ABF (Ajinomoto Build-up Film, filme isolante usado na fabricação de semicondutores) em ambos os lados. Os chips ficam na superfície dessas camadas, e as interconexões são gerenciadas por uma Camada de Redistribuição (RDL) no lado do chip e pelas próprias camadas ABF . Esse design permite a criação de pacotes enormes e complexos, fisicamente impossíveis com a atual tecnologia CoWoS (Chip on Wafer on Substrate).

Por que isso é importante para a IA

A transição de wafers circulares para painéis quadrados resolve um gargalo crítico de fabricação para a próxima geração de aceleradores de IA. Um wafer redondo de 300 mm tem uma taxa de aproveitamento de área de aproximadamente 57%. Um painel quadrado de 310 mm × 310 mm eleva esse aproveitamento para mais de 87%, resultando em mais de cinco vezes a área útil .

Isso tem um impacto dramático na produtividade. Para um chip grande como uma GPU da classe B200 da Nvidia, um substrato CoWoS padrão pode render cerca de 4 unidades. O mesmo espaço em um painel CoPoS consegue produzir entre 9 e 16 unidades, melhorando drasticamente a economia de fabricação .

O CoPoS é projetado explicitamente para pacotes ultra-grandes que excedem 9,5 vezes o tamanho padrão da fotomáscara (reticle) — sistemas tão heterogêneos e enormes que simplesmente não podem ser construídos com as ferramentas atuais . Esses são o tipo de chip exigido pelos modelos de IA da próxima década.

Alvo: A GPU Feynman da Nvidia

Vários relatórios, incluindo os de Ming-Chi Kuo, apontam que a arquitetura de GPU para IA de próxima geração da Nvidia, chamada Feynman, será o produto de estreia da tecnologia CoPoS . Embora rumores iniciais mencionassem brevemente os chips de última geração da Intel, o consenso atual identifica firmemente a Nvidia como a principal cliente .

Espera-se que a Nvidia combine a arquitetura Feynman com o nó de processo avançado A16 da TSMC, cuja produção em massa está prevista para começar no segundo semestre de 2026, para um chip com lançamento planejado para 2028 . Ao garantir acesso antecipado tanto ao processo A16 quanto ao novo empacotamento CoPoS, a Nvidia está consolidando um fosso competitivo de vários anos no mercado de hardware de IA .

Um Cronograma de Produção Global

O cronograma de desenvolvimento já está em andamento, com esforços paralelos em Taiwan e nos Estados Unidos:

• Linha Piloto (Taiwan): A linha piloto do CoPoS está sendo instalada nas instalações da TSMC em Longtan, operadas pela subsidiária VisEra. As entregas de equipamentos para as equipes de P&D começaram em fevereiro de 2026, e a linha piloto completa deve ficar pronta até junho de 2026 . A produção experimental é esperada para o final de 2026 ao início de 2027, seguida pela validação do processo em 2028 .
• Produção em Volume (Taiwan): A produção em massa na nova instalação da TSMC em Chiayi deve acelerar entre o segundo semestre de 2028 e 2029 .
• Expansão nos EUA: A TSMC planeja uma instalação dedicada ao empacotamento CoPoS no Arizona, com pré-produção prevista para o final de 2027 e produção em volume em 2029. Isso marca uma mudança estratégica para garantir toda a pilha de computação de IA em solo americano .

Significado Estratégico

O CoPoS não é apenas uma medida de redução de custos; é uma arma estratégica defensiva e ofensiva. Ele amplia a liderança esmagadora da TSMC em empacotamento avançado, com Kuo estimando que a vantagem competitiva permanecerá visível até aproximadamente 2032 . Para a indústria de IA, isso destravará uma nova classe de aceleradores fisicamente maiores e mais poderosos, além dos limites da tecnologia atual, mantendo viva a Lei de Moore na era dos grandes modelos de IA.