O gargalo do CoWoS da TSMC está redesenhando a cadeia de chips de IA

A cadeia de suprimentos de chips de inteligência artificial está encontrando um gargalo depois da fabricação dos wafers. O empacotamento avançado CoWoS da TSMC estaria com a capacidade totalmente reservada até 2027, mesmo com a rápida expansão da produção. Como consequência, relatos do setor indicam que parte do trabalho de backend para clientes compartilhados pode estar migrando para as operações da Intel na Malásia.

A mudança é estrategicamente relevante, mas não significa que a Intel já tenha substituído a TSMC. O CoWoS continua sendo a rota madura e de alto volume para muitos projetos que combinam GPUs ou ASICs com memória HBM. O EMIB-T é uma segunda alternativa promissora, mas ainda precisa comprovar sua oferta de substratos, qualificação e produção em escala.

Por que o empacotamento avançado virou o limite — e não apenas os wafers

Os aceleradores modernos de IA combinam chips lógicos fabricados em processos avançados com memória de alta largura de banda, conhecida pela sigla HBM. Esses componentes precisam ser integrados em um pacote compacto, com conexões extremamente densas. O CoWoS — abreviação de chip-on-wafer-on-substrate, ou chip sobre wafer sobre substrato — é uma das principais tecnologias usadas para montar essa combinação. O empacotamento convencional não oferece a mesma densidade de interconexão para esses projetos.

Isso transforma o pacote em uma etapa decisiva da produção. Um chip lógico pode sair pronto da fábrica e, ainda assim, não se tornar um acelerador utilizável se não houver HBM nem uma vaga disponível em uma linha de empacotamento avançado.

Uma análise da Epoch AI estimou que NVIDIA, Google, AMD e Amazon responderam juntas por mais de 90% da oferta global de empacotamento CoWoS e HBM, em valor, durante 2025. Ao mesmo tempo, essas empresas representaram cerca de 12% da produção de chips lógicos avançados. A diferença mostra por que a capacidade de fabricar o chip lógico, isoladamente, é uma medida ruim da oferta final de aceleradores de IA.

Com prazos de espera estimados entre 52 e 78 semanas e reservas que avançam até 2027, o problema ganhou dimensão plurianual. Na prática, isso cria uma disputa por alocação: clientes que conseguem reservar capacidade com antecedência ficam em posição melhor do que empresas menores ou que chegam mais tarde, mesmo quando seus chips já estão prontos.

A TSMC está expandindo rápido — mas a demanda também

Estimativas do setor colocam a capacidade de CoWoS da TSMC em aproximadamente 35 mil inícios de wafer por mês no fim de 2024. A projeção é de 120 mil a 130 mil por mês até o fim de 2026. É um aumento expressivo, mas os relatos ainda descrevem um mercado limitado, porque a nova capacidade vem sendo absorvida pela demanda por IA.

Os números variam conforme a definição usada. Algumas estimativas consideram apenas o CoWoS da TSMC; outras incluem capacidade semelhante ao CoWoS ou empacotamento terceirizado. O Morgan Stanley, por exemplo, projetou uma demanda global de 2,694 milhões de wafers de CoWoS em 2027, contra 1,394 milhão em 2026, e estimou que a capacidade mensal da TSMC poderia chegar a 200 mil wafers no fim de 2027.

São previsões, não números confirmados de produção. Ainda assim, elas ajudam a dimensionar o investimento necessário apenas para acompanhar o ritmo da demanda.

A TSMC também avalia alternativas de mais longo prazo. Um projeto-piloto reportado de empacotamento em painéis, chamado CoPoS, usaria painéis de 310 × 310 milímetros, com produção em massa prevista para o fim de 2028 ou 2029. Portanto, essa tecnologia pode representar uma rota futura de expansão, mas não resolve a escassez atual.

Por que a Malásia passou a ser importante para a Intel

Relatos baseados em fontes do setor afirmam que alguns pedidos de empacotamento avançado de backend para grandes clientes compartilhados estariam sendo direcionados às operações da Intel na Malásia porque a capacidade de CoWoS da TSMC está lotada. Se confirmado, o arranjo quebraria uma fronteira tradicional da indústria: a TSMC poderia manter o fluxo de wafers no frontend, enquanto a Intel executaria determinadas etapas posteriores do processo.

A informação não foi confirmada publicamente pela TSMC ou pela Intel no material analisado. Há, porém, um dado que oferece apoio circunstancial à hipótese: reportagens do setor mencionam aproximadamente US$ 1,3 bilhão em remessas de HBM para a Malásia. Esse movimento é compatível com o envio de HBM para uma unidade de empacotamento no país, mas os dados comerciais não identificam o cliente, o produto, o processo nem os termos do contrato. Portanto, não comprovam sozinhos uma transferência específica de pedidos da TSMC para a Intel.

A conclusão mais segura é mais restrita: a Malásia está ganhando importância no fluxo de empacotamento avançado, e a Intel está posicionada para capturar parte do trabalho enquanto os clientes buscam capacidade fora do sistema totalmente alocado da TSMC.

O EMIB-T é uma segunda arquitetura — não uma solução instantânea

A tecnologia EMIB da Intel usa pontes de silício localizadas, incorporadas ao substrato do pacote, em vez de um único grande interposer de silício que atravesse toda a estrutura. Isso pode reduzir a quantidade de silício utilizada e melhorar a economia de materiais em projetos grandes com vários chips.

Relatos do setor colocam o rendimento do pacote EMIB-T perto de 90% e citam preços de empacotamento aproximadamente 40% a 50% inferiores aos do CoWoS da TSMC. Esses números indicam potencial comercial, mas não equivalem a dados publicados de forma independente e diretamente comparáveis sobre rendimento ou preço.

O principal ponto fraco é o substrato. A Unimicron descreveu o EMIB-T como uma tecnologia ainda não madura. Segundo relatos, Unimicron, Ibiden e Shinko Electric estariam mirando um rendimento inicial de aproximadamente 50% para a produção em massa no fim de 2027.

Por isso, um rendimento próximo de 90% no pacote não basta. O sistema também precisa de uma oferta confiável de substratos ABF grandes e complexos — ABF é a sigla em inglês para Ajinomoto Build-up Film — fabricados com rendimento aceitável.

A Intel afirmou que o EMIB-T está avançando para a produção em alto volume destinada à entrada de clientes em 2027. Isso faz da tecnologia uma opção plausível de diversificação, mas principalmente de médio prazo. Ela dificilmente eliminará de imediato o gargalo global do CoWoS.

CoWoS e EMIB-T: o que as evidências públicas mostram

Fator	TSMC CoWoS	Intel EMIB-T
Status de produção	Maduro e utilizado em alto volume, mas com capacidade supostamente alocada até 2027	Entrada em produção para clientes em volume prevista para 2027
Estrutura de interconexão	As famílias CoWoS incluem soluções com interposer de silício e abordagens com RDL e pontes locais	Pontes de silício localizadas incorporadas ao substrato
Economia reportada	O empacotamento baseado em interposer de silício é o ponto de comparação de maior custo	Relatos do setor citam custos cerca de 40% a 50% menores que os do CoWoS
Rendimento reportado	Os números da TSMC variam por produto e não são diretamente comparáveis neste caso	Rendimento do pacote próximo de 90%, mas com o rendimento do substrato como principal ressalva
Principal limitação	Capacidade e prazos longos	Maturidade do substrato, rendimento, qualificação e entrada dos clientes em produção

Comparações de tamanho de pacote exigem cautela. O tamanho máximo utilizável depende da geração específica do CoWoS, do projeto do retículo e do interposer, da posição das pontes, do substrato, da quantidade de HBM e dos limites térmicos e de energia. Dimensões máximas ou números de retículos citados em diferentes roteiros tecnológicos não devem ser tratados como um ranking simples e diretamente comparável.

A distinção no curto prazo é mais clara: o CoWoS está disponível agora, mas é racionado; o EMIB-T pretende oferecer uma alternativa qualificada a partir de 2027.

Unimicron e ASE ganham importância estratégica

O gargalo está criando oportunidades além das duas empresas mais conhecidas. A Unimicron trabalha com a Intel e fornecedores japoneses no desenvolvimento de substratos para EMIB-T, enquanto amplia a capacidade de substratos ABF destinados a GPUs de IA, chips de IA personalizados e aplicações de computação de alto desempenho. O desafio não é apenas instalar mais linhas, mas elevar o rendimento de substratos excepcionalmente grandes e complexos.

A ASE, uma empresa de montagem e testes terceirizados de semicondutores, pode absorver atividades de montagem e teste e se beneficiar da demanda excedente. Isso não faz dela automaticamente uma substituta direta do fluxo integrado de CoWoS da TSMC. A transferência de trabalho ainda depende da qualificação do cliente, do fornecimento de interposers ou RDL, da integração da HBM e dos requisitos de teste.

É por isso que a resposta da indústria está se tornando mais distribuída. A capacidade está sendo buscada entre fabricantes de chips, empresas de montagem e testes, fabricantes de substratos, fornecedores de memória e produtores de materiais — e não em uma única linha de empacotamento.

O que a escassez significa para a infraestrutura de IA

O efeito imediato é uma entrega mais lenta e menos previsível de aceleradores. A falta de HBM ou de empacotamento avançado pode atrasar sistemas completos mesmo quando os chips lógicos estão disponíveis. O cenário também favorece os maiores clientes, que têm poder de compra e horizonte de planejamento para reservar capacidade escassa com antecedência.

Para operadores de data centers, isso pode adiar a instalação de clusters de treinamento e aumentar o valor de contratos de fornecimento de longo prazo. Para projetistas de chips, eleva o custo de escolher uma arquitetura de pacote: trocar o CoWoS não significa simplesmente encontrar uma linha de montagem disponível. O projeto precisa ser requalificado em torno de outra estrutura de interconexão, outro substrato, outra configuração de HBM, outra solução térmica e outro fluxo de testes.

A escassez também se espalha para insumos próximos. Relatos descrevem pressão sobre HBM, substratos ABF, montagem e testes, materiais de empacotamento e componentes relacionados. No entanto, as evidências disponíveis não estabelecem uma escassez quantificada ou um choque de preços em setores específicos fora da IA. A afirmação mais bem sustentada é a de um efeito de deslocamento dentro dos ecossistemas de backend de semicondutores e memória — não de uma disrupção mensurada em toda a economia.

A conclusão

A restrição do CoWoS está mudando o mapa competitivo do hardware de IA. Ela empurra parte do trabalho de backend para a Intel na Malásia, aumenta o valor estratégico da ASE e dos fornecedores de substratos e torna o EMIB-T mais relevante como segunda rota de empacotamento.

Mas as evidências recomendam cautela, não uma narrativa de tomada de mercado. O CoWoS continua sendo o principal caminho de produção qualificado; as vantagens reportadas de custo e rendimento do EMIB-T são compensadas por dúvidas sobre o rendimento dos substratos ABF e por um cronograma de produção em volume que aponta para 2027.

A cadeia de chips de IA está se diversificando porque precisa fazê-lo — não porque uma substituta completa da TSMC já esteja operando em escala.