O que é a Lei de Escala Tau (τ)?

A Lei de Escala Tau é a resposta teórica da Huawei para substituir a já desgastada Lei de Moore. Enquanto esta última ditava o progresso pela miniaturização contínua dos transistores em uma superfície plana de silício, a nova proposta muda o foco para o tempo (τ) que um sinal elétrico leva para atravessar o chip .

O objetivo não é mais apenas reduzir o espaço entre os componentes, mas sim o tempo de trânsito dos dados. Ao otimizar o sistema como um todo — desde o transistor, passando pelas interconexões e a embalagem, até o design final —, a Huawei busca ganhos de desempenho e eficiência energética sem depender de máquinas de litografia mais avançadas . Na prática, é um reconhecimento de que o verdadeiro gargalo dos superchips atuais está no movimento de dados, não apenas na contagem bruta de transistores.

LogicFolding: O pulo 3D que dribla as sanções

É aqui que a teoria encontra o silício. LogicFolding é o nome da arquitetura que materializa a Lei de Escala Tau. Em vez de desenhar os circuitos lógicos em uma única camada planar, a proposta é “dobrá-los” em duas ou três camadas verticais empilhadas . Os impactos são duplos:

1. Caminhos elétricos mais curtos. Ao usar a terceira dimensão, a distância que os sinais precisam percorrer entre diferentes partes do chip é drasticamente reduzida, o que diminui as cargas resistivas e capacitivas (RC) e acelera a comunicação interna sem aumentar o consumo de energia .
2. Mais transistores por área sem litografia avançada. A empresa chinesa alega que o empilhamento aumenta a densidade de transistores em aproximadamente 55% e melhora a eficiência energética, tudo isso sem precisar “desenhar” circuitos com a precisão subatômica das máquinas EUV .

O pulo do gato estratégico está justamente aí. Como o ganho vem da arquitetura e não da miniaturização, a Huawei pode fabricar esses chips nas linhas de produção maduras de 7 nanômetros da chinesa SMIC, usando os atuais sistemas de litografia ultravioleta profunda (DUV) — ferramentas que não estão sob embargo americano . A empresa já teria, inclusive, utilizado as técnicas de co-otimização que fundamentam o LogicFolding para produzir em massa 381 modelos de chips ao longo de seis anos .

Do papel ao bolso: O roteiro até 2031

A Huawei não ficou só na promessa e revelou um plano de duas etapas bem concretas:

• Final de 2026: O primeiro chip comercial com LogicFolding chegará em um processador Kirin (provavelmente para a linha Mate 90), usando um design de camada dupla. A meta é atingir uma densidade de 238 milhões de transistores por milímetro quadrado (MTr/mm²) , um número que o coloca lado a lado com a tecnologia de 3 nanômetros da TSMC. As projeções de desempenho incluem um pico de clock de 3,1 GHz e uma melhoria de 40% na eficiência dos núcleos de alto desempenho .
• Até 2031: O plano é introduzir um design de três camadas capaz de alcançar uma densidade equivalente ao processo de 1.4 nanômetros, uma marca que a própria TSMC planeja atingir em 2028 .

A resposta de duas faces de Jensen Huang

A reação do chefão da Nvidia ao anúncio foi uma montanha-russa de declarações, indo do reconhecimento de um rival formidável à minimização do impacto.

Antes mesmo da conferência, Huang já havia feito uma confissão dura. Em entrevista à CNBC, afirmou que as restrições americanas tornaram impossível para a Nvidia competir em igualdade de condições no mercado chinês. Com todas as letras, disse que a empresa "praticamente cedeu" o mercado de chips de IA na China para a Huawei .

Quando questionado diretamente sobre se o LogicFolding representava uma ameaça real para a liderança da TSMC, a resposta mudou de tom. Inicialmente, relatos da imprensa sugeriram que Huang via a capacidade da Huawei de extrair desempenho competitivo de nós maduros de 7nm como uma "ameaça séria" ao modelo de negócios que obriga os clientes a sempre buscar a litografia mais recente .

No entanto, no dia 29 de maio de 2026, em Taipei, o executivo adotou um discurso mais cético. "Isso é um avanço para a Huawei, mas não é uma ameaça para a TSMC" , declarou a repórteres. "Há quanto tempo a TSMC usa empilhamento de chips e empacotamento 3D? Quase 10 anos. Portanto, a tecnologia da TSMC é muito avançada." .

Uma dose de realidade: Os asteriscos por trás da ambição

Por mais ousada que seja a visão, ela vem acompanhada de ressalvas importantes que equilibram qualquer discurso triunfalista.

• As alegações não foram verificadas. O salto de 55% na densidade de transistores é um número interno da Huawei. Nenhuma empresa independente de análise de chips, como a TechInsights, confirmou a métrica . Além disso, o que está sendo prometido é uma densidade "equivalente a 1.4nm" alcançada via design, e não um processo litográfico real de 1.4nm.
• Calor é um inimigo brutal. Empilhar camadas de lógica gera muito mais calor em um volume menor, e garantir uma fabricação livre de defeitos em múltiplas camadas sobrepostas é notoriamente difícil. Analistas do setor alertam que esses fatores de aquecimento e rendimento podem limitar a viabilidade comercial de chips lógicos 3D em larga escala .
• A equivalência é um conceito sutil. A Huawei não está dizendo que vai "entalhar" transistores em escala de 1.4nm. O que ela busca é colocar um número funcionalmente equivalente de transistores em uma determinada área, "construindo para cima". Essa diferença é crucial nas comparações de consumo de energia, dissipação de calor e custo com os chips monolíticos fabricados em nós realmente avançados .

Em essência, a Huawei lançou um novo manual para a era pós-Lei de Moore, reposicionando a corrida dos semicondutores para longe da supremacia litográfica e em direção ao design 3D inteligente. O processador Kirin de 2026 será o primeiro grande teste de fogo, mas a meta para 2031 é uma aposta de longo prazo que depende de domar a física extrema do empilhamento lógico tridimensional.

O que é a Lei de Escala Tau (τ)?

A Lei de Escala Tau é a resposta teórica da Huawei para substituir a já desgastada Lei de Moore. Enquanto esta última ditava o progresso pela miniaturização contínua dos transistores em uma superfície plana de silício, a nova proposta muda o foco para o tempo (τ) que um sinal elétrico leva para atravessar o chip .

O objetivo não é mais apenas reduzir o espaço entre os componentes, mas sim o tempo de trânsito dos dados. Ao otimizar o sistema como um todo — desde o transistor, passando pelas interconexões e a embalagem, até o design final —, a Huawei busca ganhos de desempenho e eficiência energética sem depender de máquinas de litografia mais avançadas . Na prática, é um reconhecimento de que o verdadeiro gargalo dos superchips atuais está no movimento de dados, não apenas na contagem bruta de transistores.

LogicFolding: O pulo 3D que dribla as sanções

É aqui que a teoria encontra o silício. LogicFolding é o nome da arquitetura que materializa a Lei de Escala Tau. Em vez de desenhar os circuitos lógicos em uma única camada planar, a proposta é “dobrá-los” em duas ou três camadas verticais empilhadas . Os impactos são duplos:

1. Caminhos elétricos mais curtos. Ao usar a terceira dimensão, a distância que os sinais precisam percorrer entre diferentes partes do chip é drasticamente reduzida, o que diminui as cargas resistivas e capacitivas (RC) e acelera a comunicação interna sem aumentar o consumo de energia .
2. Mais transistores por área sem litografia avançada. A empresa chinesa alega que o empilhamento aumenta a densidade de transistores em aproximadamente 55% e melhora a eficiência energética, tudo isso sem precisar “desenhar” circuitos com a precisão subatômica das máquinas EUV .

O pulo do gato estratégico está justamente aí. Como o ganho vem da arquitetura e não da miniaturização, a Huawei pode fabricar esses chips nas linhas de produção maduras de 7 nanômetros da chinesa SMIC, usando os atuais sistemas de litografia ultravioleta profunda (DUV) — ferramentas que não estão sob embargo americano . A empresa já teria, inclusive, utilizado as técnicas de co-otimização que fundamentam o LogicFolding para produzir em massa 381 modelos de chips ao longo de seis anos .

Do papel ao bolso: O roteiro até 2031

A Huawei não ficou só na promessa e revelou um plano de duas etapas bem concretas:

• Final de 2026: O primeiro chip comercial com LogicFolding chegará em um processador Kirin (provavelmente para a linha Mate 90), usando um design de camada dupla. A meta é atingir uma densidade de 238 milhões de transistores por milímetro quadrado (MTr/mm²) , um número que o coloca lado a lado com a tecnologia de 3 nanômetros da TSMC. As projeções de desempenho incluem um pico de clock de 3,1 GHz e uma melhoria de 40% na eficiência dos núcleos de alto desempenho .
• Até 2031: O plano é introduzir um design de três camadas capaz de alcançar uma densidade equivalente ao processo de 1.4 nanômetros, uma marca que a própria TSMC planeja atingir em 2028 .

A resposta de duas faces de Jensen Huang

A reação do chefão da Nvidia ao anúncio foi uma montanha-russa de declarações, indo do reconhecimento de um rival formidável à minimização do impacto.

Antes mesmo da conferência, Huang já havia feito uma confissão dura. Em entrevista à CNBC, afirmou que as restrições americanas tornaram impossível para a Nvidia competir em igualdade de condições no mercado chinês. Com todas as letras, disse que a empresa "praticamente cedeu" o mercado de chips de IA na China para a Huawei .

Quando questionado diretamente sobre se o LogicFolding representava uma ameaça real para a liderança da TSMC, a resposta mudou de tom. Inicialmente, relatos da imprensa sugeriram que Huang via a capacidade da Huawei de extrair desempenho competitivo de nós maduros de 7nm como uma "ameaça séria" ao modelo de negócios que obriga os clientes a sempre buscar a litografia mais recente .

No entanto, no dia 29 de maio de 2026, em Taipei, o executivo adotou um discurso mais cético. "Isso é um avanço para a Huawei, mas não é uma ameaça para a TSMC" , declarou a repórteres. "Há quanto tempo a TSMC usa empilhamento de chips e empacotamento 3D? Quase 10 anos. Portanto, a tecnologia da TSMC é muito avançada." .

Uma dose de realidade: Os asteriscos por trás da ambição

Por mais ousada que seja a visão, ela vem acompanhada de ressalvas importantes que equilibram qualquer discurso triunfalista.

• As alegações não foram verificadas. O salto de 55% na densidade de transistores é um número interno da Huawei. Nenhuma empresa independente de análise de chips, como a TechInsights, confirmou a métrica . Além disso, o que está sendo prometido é uma densidade "equivalente a 1.4nm" alcançada via design, e não um processo litográfico real de 1.4nm.
• Calor é um inimigo brutal. Empilhar camadas de lógica gera muito mais calor em um volume menor, e garantir uma fabricação livre de defeitos em múltiplas camadas sobrepostas é notoriamente difícil. Analistas do setor alertam que esses fatores de aquecimento e rendimento podem limitar a viabilidade comercial de chips lógicos 3D em larga escala .
• A equivalência é um conceito sutil. A Huawei não está dizendo que vai "entalhar" transistores em escala de 1.4nm. O que ela busca é colocar um número funcionalmente equivalente de transistores em uma determinada área, "construindo para cima". Essa diferença é crucial nas comparações de consumo de energia, dissipação de calor e custo com os chips monolíticos fabricados em nós realmente avançados .

Em essência, a Huawei lançou um novo manual para a era pós-Lei de Moore, reposicionando a corrida dos semicondutores para longe da supremacia litográfica e em direção ao design 3D inteligente. O processador Kirin de 2026 será o primeiro grande teste de fogo, mas a meta para 2031 é uma aposta de longo prazo que depende de domar a física extrema do empilhamento lógico tridimensional.