Pozostałe ograniczenia podażowe: Pamięć i podłoża ABF

Jun He wyraźnie wskazał, że wąskie gardło przesuwa się w górę łańcucha dostaw, z dala od własnych mocy produkcyjnych CoWoS TSMC:

• Pamięć HBM: Dostawy HBM są praktycznie wyprzedane do końca 2026 roku u wszystkich trzech głównych producentów DRAM (SK hynix, Samsung, Micron) . Istnieje dodatkowe ryzyko wydajności w przypadku HBM4E 12-warstwowego, z doniesieniami, że niektórzy klienci mogą przejść na konfiguracje 8-warstwowe, co zmniejszy efektywną pamięć na pakiet o około 33% .
• Podłoża ABF (Ajinomoto Build-up Film): Podłoża ABF pozostają krytycznym wąskim gardłem dla pakietów flip-chip o wysokiej liczbie warstw. Moce produkcyjne CoWoS TSMC są w pełni zajęte do 2026 roku i głęboko w 2027, a czasy realizacji zamówień na pakowanie AI wynoszą 52–78 tygodni . Niedostateczna podaż podłoży ABF jest głównym strukturalnym ograniczeniem liczby pakietów, które TSMC może wysłać, niezależnie od dostępności linii CoWoS .

Plany skalowania: Od 5,5× do 14× reticle do 2028–2029

TSMC przedstawiło agresywną mapę drogową rozmiaru reticle w tempie mniej więcej „jedna generacja rocznie”:

Oczekuje się, że CoWoS 14× reticle zintegruje około 10 dużych układów obliczeniowych i 20 stosów pamięci HBM w jednym pakiecie, przekształcając go w systemowo obliczeniowe podłoże . Niektóre źródła podają rok 2028 dla 14× reticle, podczas gdy inne (w tym prezentacja Jun He) odnoszą się do 2029 roku dla produkcji komercyjnej. Ta rozbieżność prawdopodobnie odzwierciedla zakończenie projektu w 2028 roku i zwiększenie wolumenu produkcji w 2029 .

Kluczowe wyzwania techniczne przy skalowaniu

Skalowanie do 14× reticle (i dalej) wprowadza kilka fizycznych i procesowych przeszkód:

• Wypaczenie/naprężenia mechaniczne: Większa powierzchnia pakietu powoduje znaczne wyginanie i naprężenia w interposerze, podłożu i stosie kostek, wymagając zaawansowanych materiałów i kontroli procesu .
• Integralność sygnału i gęstość połączeń: Utrzymanie połączeń o wysokiej przepustowości i niskim opóźnieniu na 3× większej powierzchni wymaga postępu w mikrozłączach, przez-krzemowych vias (TSV) i warstwach redystrybucyjnych .
• Zasilanie i zarządzanie ciepłem: Pakiet 14× mieszczący ~10 dużych układów obliczeniowych plus 20 stosów HBM będzie pobierał ekstremalnie dużo mocy, wymagając nowatorskich rozwiązań chłodzenia i sieci dystrybucji energii .
• Szycie litograficzne: Pakiety większe niż pojedyncze naświetlenie reticle wymagają precyzyjnego szycia wieloobrazowego, co jest kluczowym wyzwaniem produkcyjnym dla wydajności na dużą skalę .
• Dostępność podłoży: Większe pakiety wymagają większych podłoży ABF o wyższej liczbie warstw – czyli komponentu już będącego w najkrótszej podaży .

TSMC uważa, że pakowanie CoWoS na poziomie wafla (a nie panelu) pozostaje najlepszą ścieżką dla tych największych połączeń, ponieważ technologie panelowe nie mogą jeszcze dorównać gęstości połączeń CoWoS .

Pozycja konkurencyjna vs. Intel

Ujawnienia TSMC na OCP APAC są bezpośrednim kontrastem dla wysiłków Intela w zakresie pakowania:

• Różnica w wydajności: Wiele źródeł branżowych podaje, że konkurencyjna technologia EMIB-T (Embedded Multi-Die Interconnect Bridge) Intela wciąż goni za 90% wydajności, podczas gdy CoWoS TSMC już przekroczyło 98% w produkcji masowej . To różnica ponad 8 punktów procentowych w wydajności na dużą skalę.
• Mapa drogowa rozmiaru reticle: TSMC celuje w 14× reticle (~12 000 mm²) do 2028–2029. Intel publicznie obiecał pakiet 12× reticle w podobnym terminie, co stawia TSMC o około 15–20% większy docelowy obszar .
• Moce produkcyjne i ekosystem: TSMC zwiększyło moce CoWoS o 106% w 2025 roku i podniosło CapEx na 2026 rok do rekordowego 60–64 miliardów dolarów, częściowo w celu finansowania dalszej ekspansji pakowania . Moce CoWoS są wyprzedane do 2027 roku, co oznacza, że klienci TSMC (Nvidia, AMD, Broadcom itp.) są zablokowani w ekosystemie pakowania TSMC – to strukturalna fosa .
• Pozycja Intela: Dział pakowania odlewni Intela (w tym EMIB-T) jest wciąż w fazie zwiększania wydajności i nie osiągnął jeszcze porównywalnej skali produkcji. Luka w wydajności i mocach produkcyjnych oznacza, że TSMC pozostaje dominującym dostawcą zaawansowanego pakowania dla wysokiej klasy akceleratorów AI w dającej się przewidzieć przyszłości.

Podsumowanie

CoWoS 5,5× reticle TSMC osiągnął 98–99% wydajności w produkcji masowej, przesuwając wąskie gardło w dostawach układów AI z dala od własnych linii pakowania TSMC w kierunku dostaw pamięci HBM i podłoży ABF. Firma planuje skalowanie do 14× reticle (~12 000 mm²) do 2028–2029, zdolnego do zintegrowania ~10 układów obliczeniowych i 20 stosów HBM – stoi jednak przed znacznymi wyzwaniami mechanicznymi, termicznymi i związanymi z podłożami. W porównaniu z EMIB-T Intela (szacowanym na ~90% wydajności), TSMC ma zdecydowane przywództwo w wydajności, skali i mocach produkcyjnych w zaawansowanym pakowaniu dla AI.

Pozostałe ograniczenia podażowe: Pamięć i podłoża ABF

Jun He wyraźnie wskazał, że wąskie gardło przesuwa się w górę łańcucha dostaw, z dala od własnych mocy produkcyjnych CoWoS TSMC:

• Pamięć HBM: Dostawy HBM są praktycznie wyprzedane do końca 2026 roku u wszystkich trzech głównych producentów DRAM (SK hynix, Samsung, Micron) . Istnieje dodatkowe ryzyko wydajności w przypadku HBM4E 12-warstwowego, z doniesieniami, że niektórzy klienci mogą przejść na konfiguracje 8-warstwowe, co zmniejszy efektywną pamięć na pakiet o około 33% .
• Podłoża ABF (Ajinomoto Build-up Film): Podłoża ABF pozostają krytycznym wąskim gardłem dla pakietów flip-chip o wysokiej liczbie warstw. Moce produkcyjne CoWoS TSMC są w pełni zajęte do 2026 roku i głęboko w 2027, a czasy realizacji zamówień na pakowanie AI wynoszą 52–78 tygodni . Niedostateczna podaż podłoży ABF jest głównym strukturalnym ograniczeniem liczby pakietów, które TSMC może wysłać, niezależnie od dostępności linii CoWoS .

Plany skalowania: Od 5,5× do 14× reticle do 2028–2029

TSMC przedstawiło agresywną mapę drogową rozmiaru reticle w tempie mniej więcej „jedna generacja rocznie”:

Oczekuje się, że CoWoS 14× reticle zintegruje około 10 dużych układów obliczeniowych i 20 stosów pamięci HBM w jednym pakiecie, przekształcając go w systemowo obliczeniowe podłoże . Niektóre źródła podają rok 2028 dla 14× reticle, podczas gdy inne (w tym prezentacja Jun He) odnoszą się do 2029 roku dla produkcji komercyjnej. Ta rozbieżność prawdopodobnie odzwierciedla zakończenie projektu w 2028 roku i zwiększenie wolumenu produkcji w 2029 .

Kluczowe wyzwania techniczne przy skalowaniu

Skalowanie do 14× reticle (i dalej) wprowadza kilka fizycznych i procesowych przeszkód:

• Wypaczenie/naprężenia mechaniczne: Większa powierzchnia pakietu powoduje znaczne wyginanie i naprężenia w interposerze, podłożu i stosie kostek, wymagając zaawansowanych materiałów i kontroli procesu .
• Integralność sygnału i gęstość połączeń: Utrzymanie połączeń o wysokiej przepustowości i niskim opóźnieniu na 3× większej powierzchni wymaga postępu w mikrozłączach, przez-krzemowych vias (TSV) i warstwach redystrybucyjnych .
• Zasilanie i zarządzanie ciepłem: Pakiet 14× mieszczący ~10 dużych układów obliczeniowych plus 20 stosów HBM będzie pobierał ekstremalnie dużo mocy, wymagając nowatorskich rozwiązań chłodzenia i sieci dystrybucji energii .
• Szycie litograficzne: Pakiety większe niż pojedyncze naświetlenie reticle wymagają precyzyjnego szycia wieloobrazowego, co jest kluczowym wyzwaniem produkcyjnym dla wydajności na dużą skalę .
• Dostępność podłoży: Większe pakiety wymagają większych podłoży ABF o wyższej liczbie warstw – czyli komponentu już będącego w najkrótszej podaży .

TSMC uważa, że pakowanie CoWoS na poziomie wafla (a nie panelu) pozostaje najlepszą ścieżką dla tych największych połączeń, ponieważ technologie panelowe nie mogą jeszcze dorównać gęstości połączeń CoWoS .

Pozycja konkurencyjna vs. Intel

Ujawnienia TSMC na OCP APAC są bezpośrednim kontrastem dla wysiłków Intela w zakresie pakowania:

• Różnica w wydajności: Wiele źródeł branżowych podaje, że konkurencyjna technologia EMIB-T (Embedded Multi-Die Interconnect Bridge) Intela wciąż goni za 90% wydajności, podczas gdy CoWoS TSMC już przekroczyło 98% w produkcji masowej . To różnica ponad 8 punktów procentowych w wydajności na dużą skalę.
• Mapa drogowa rozmiaru reticle: TSMC celuje w 14× reticle (~12 000 mm²) do 2028–2029. Intel publicznie obiecał pakiet 12× reticle w podobnym terminie, co stawia TSMC o około 15–20% większy docelowy obszar .
• Moce produkcyjne i ekosystem: TSMC zwiększyło moce CoWoS o 106% w 2025 roku i podniosło CapEx na 2026 rok do rekordowego 60–64 miliardów dolarów, częściowo w celu finansowania dalszej ekspansji pakowania . Moce CoWoS są wyprzedane do 2027 roku, co oznacza, że klienci TSMC (Nvidia, AMD, Broadcom itp.) są zablokowani w ekosystemie pakowania TSMC – to strukturalna fosa .
• Pozycja Intela: Dział pakowania odlewni Intela (w tym EMIB-T) jest wciąż w fazie zwiększania wydajności i nie osiągnął jeszcze porównywalnej skali produkcji. Luka w wydajności i mocach produkcyjnych oznacza, że TSMC pozostaje dominującym dostawcą zaawansowanego pakowania dla wysokiej klasy akceleratorów AI w dającej się przewidzieć przyszłości.

Podsumowanie

CoWoS 5,5× reticle TSMC osiągnął 98–99% wydajności w produkcji masowej, przesuwając wąskie gardło w dostawach układów AI z dala od własnych linii pakowania TSMC w kierunku dostaw pamięci HBM i podłoży ABF. Firma planuje skalowanie do 14× reticle (~12 000 mm²) do 2028–2029, zdolnego do zintegrowania ~10 układów obliczeniowych i 20 stosów HBM – stoi jednak przed znacznymi wyzwaniami mechanicznymi, termicznymi i związanymi z podłożami. W porównaniu z EMIB-T Intela (szacowanym na ~90% wydajności), TSMC ma zdecydowane przywództwo w wydajności, skali i mocach produkcyjnych w zaawansowanym pakowaniu dla AI.