Samsung prezentuje pierwszy na świecie tranzystor 3D z rekordową bramką 42 nm

Innowacja Samsunga elegancko omija ten problem. Architektura 3DSFET nie ustawia tranzystorów NMOS i PMOS obok siebie, ale układa je pionowo jeden na drugim. W ten sposób kluczowa warstwa izolacyjna między nimi staje się strukturą pionową, która nie zajmuje dodatkowej powierzchni na chipie. W teorii takie podejście może nawet podwoić gęstość tranzystorów na tym samym obszarze, nie napotykając ograniczeń izolacji poziomej .

Przełomowe innowacje: Potrójne nanopłytki i rekord 42 nm

Wdrożenie tej wizji w życie to majstersztyk inżynierii materiałowej. Zespół Samsunga nie ułożył po prostu dwóch prostych tranzystorów jeden na drugim. Ich tranzystor 3DSFET wykorzystuje potrójne kanały nanopłytkowe zarówno dla górnego (typu P), jak i dolnego (typu N) tranzystora, co daje łącznie sześć nanopłytek na jednym waflu krzemowym. To największa liczba warstw nanopłytek, jaką kiedykolwiek zademonstrowano w tranzystorze 3D Stacked FET lub komplementarnym FET (CFET) . Architektura nanopłytkowa już wcześniej zapewniała doskonałą kontrolę elektrostatyczną nad prądem. Połączenie jej z pionowym układaniem tworzy potężną synergię dla wydajności i energooszczędności.

Aby to osiągnąć, inżynierowie musieli rozwiązać kluczowy problem izolacji elektrycznej. Ułożone pionowo tranzystory wymagają perfekcyjnej bariery, aby działać niezależnie. Zespół wprowadził wysokiej jakości pośrednią warstwę dielektryczną między górnym i dolnym urządzeniem. Ten pionowy izolator jest kluczem, który odblokowuje gęstą integrację, eliminując przesłuchy, które w przeciwnym razie uniemożliwiłyby działanie układu .

Efektem jest w pełni działające urządzenie o skoku bramki 42 nm, co jest publicznie znanym rekordem. Wookhyun Kwon, ekspert z zespołu Logic TD Samsunga, wyjaśnił, że choć wcześniejsze badania donosiły o mniejszych wymiarach, wartość 42 nm jest najmniejszą, jaką kiedykolwiek osiągnięto w rzeczywiście wytworzonej strukturze tranzystora .

Nagroda jako dowód uznania

Znaczenie tej pracy zostało natychmiast docenione przez społeczność akademicką i przemysłową zgromadzoną na sympozjum VLSI. Artykuł zatytułowany "First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications", autorstwa Donghoona Hwanga i współpracowników, uzyskał notę recenzencką 8,29 na 10, najwyższą spośród wszystkich zgłoszeń . Ten wyjątkowy wynik przyniósł mu zarówno nagrodę Best Paper, jak i wyróżnienie Technology Highlight sympozjum .

Przyszłość układów AI i superkomputerów

Samsung postrzega architekturę 3DSFET jako technologię fundamentalną dla przyszłości wysokowydajnych półprzewodników logicznych, szczególnie pod kątem ekstremalnych wymagań układów nowej generacji dla sztucznej inteligencji (AI) i obliczeń wysokiej wydajności (HPC). W tych zastosowaniach gęstość tranzystorów jest kluczowym czynnikiem wpływającym na wydajność .

Należy jednak podkreślić, że na razie mamy do czynienia z przełomowym dowodem słuszności koncepcji, a nie zapowiedzią produktu. Prace znajdują się na etapie demonstracji. Zespół Logic TD Samsunga zapowiedział kontynuację badań z myślą o przyszłej komercjalizacji, ale nie podał żadnych terminów rozpoczęcia produkcji masowej. Zanim pojedyncza demonstracja urządzenia stanie się dojrzałym procesem technologicznym o wysokiej wydajności, minie jeszcze sporo czasu . Mimo długiej drogi przed nami, Samsung dostarczył konkretnej i zweryfikowanej odpowiedzi na pytanie, co nastąpi po erze nanopłytek: kierunek w górę.