Oto, co laboratorium STEEL odkryło — a czego nie — na temat węzła technologicznego N+3 SMIC, rzeczywistej wydajności Kirina 9030 Pro i mapy drogowej LogicFolding, która według nadziei Huawei ma przetrzeć nowe szlaki skalowania półprzewodników.
Najważniejsza liczba z demontażu to gęstość tranzystorów na poziomie 113,4 MTr/mm², jaką osiągnął proces N+3 SMIC, nieznacznie wyprzedzając dojrzały węzeł TSMC N6 (107,7 MTr/mm²) . Wysokość ogniwa skurczyła się z 252 nm na N+2 do 228 nm, a odstęp bramki ze stykiem (CGP) zmniejszył się z 63 nm do 57 nm .
Jeszcze bardziej uderzający jest lokalny odstęp metalizacji. SMIC N+3 osiągnął minimalny odstęp metalizacji (M0) na poziomie 32,5 nm — o około 10% mniejszy niż 36 nm odstęp znaleziony w komercyjnie dostępnych procesorach Intel Panther Lake, zbudowanych w procesie Intel 18A . SemiAnalysis starannie zaznaczyło, że jest to wybiórczo dobrana metryka i nie stanowi odzwierciedlenia ogólnego parytetu procesowego .
Wszystko to osiągnięto bez użycia jakichkolwiek narzędzi EUV, opierając się wyłącznie na agresywnym wielokrotnym wzorcowaniu w głębokim ultrafiolecie (DUV) oraz współoptymalizacji projektu i technologii (DTCO) . Rezultat to prawdziwy inżynieryjny majstersztyk, jednak SemiAnalysis podkreśla związane z tym koszty: ekstremalną złożoność procesu, niższą wydajność produkcyjną i znaczące wydatki, które sprawiają, że N+3 nie może konkurować z TSMC N6 pod względem dojrzałości czy kosztów .
W raporcie konsekwentnie opisuje się N+3 jako trzecią generację procesu klasy 7 nm SMIC, a nie prawdziwy węzeł 5 nm . Wcześniejszy demontaż TechInsights z grudnia 2025 roku potwierdził podobne wnioski, lokując N+3 w zagęszczeniu klasy około 6 nm, poniżej prawdziwych węzłów 5 nm TSMC i Samsunga .
Analiza porównawcza SemiAnalysis pozycjonuje Kirina 9030 Pro jako opóźnionego o około trzy lata względem obecnych flagowych SoC — choć w wielu przypadkach różnica wygląda na jeszcze większą .
CPU
GPU
Efektywność
Różnica w efektywności jest jeszcze większa niż w surowej wydajności. SemiAnalysis zwróciło uwagę na uderzające porównanie: energooszczędny rdzeń Apple'a oferuje o 20% wyższą wydajność całkowitoliczbową, pobierając zaledwie około 1 W, podczas gdy główny rdzeń Huawei pobiera 4,5 W . Przyczyną źródłową, jak argumentuje SemiAnalysis, nie są możliwości projektowe — konstrukcja własnych rdzeni Huawei jest bliska poziomu liderów branży z poprzedniej generacji — ale deficyt produkcyjny. Apple i Qualcomm korzystają z procesów TSMC N4 i N3P, co daje im fundamentalną przewagę na krzywej napięcie-częstotliwość, której SMIC nie jest w stanie dorównać za pomocą samego N+3 na DUV .
SemiAnalysis przedstawia inicjatywę LogicFolding Huawei jako bezpośrednią odpowiedź strategiczną na odcięcie od litografii EUV. To odwrót od tradycyjnego miniaturyzowania tranzystorów w stronę trójwymiarowego układania struktur jako głównego wektora skalowania . Huawei publicznie zaprezentował tę architekturę na konferencji IEEE ISCAS 2026 w Szanghaju 25 maja 2026 roku .
Prawo skalowania Tau (τ)
He Tingbo, szefowa działu półprzewodników Huawei, zaproponowała Prawo Skalowania Tau jako alternatywę dla Prawa Moore'a. Zamiast geometrycznego skalowania tranzystorów, punkt ciężkości przesuwa się na skracanie czasu przesyłu sygnału poprzez integrację pionową i ciaśniejsze połączenia międzyrdzeniowe .
Architektura LogicFolding
LogicFolding pionowo układa warstwy cyfrowe, analogowe i pamięci w aktywne struktury, wykorzystując zaawansowane łączenie hybrydowe (hybrid bonding) do skracania ścieżek krytycznych pomiędzy rdzeniami krzemowymi . Huawei twierdzi, że zapewnia to 55% wzrost zagęszczenia tranzystorów i 41% poprawę efektywności energetycznej na tym samym węźle procesowym . Firma deklaruje, że 381 układów scalonych wykorzystujących te zasady weszło już do masowej produkcji na przestrzeni ostatnich sześciu lat .
Mapa drogowa zakłada produkcję masową w klasie 1,4 nm do 2031 roku — bez użycia EUV . Nadchodzący układ Kirin 2026 (premiera jesienią 2026) ma osiągnąć zagęszczenie około 238 MTr/mm², dorównując węzłowi Intel 18A, przy częstotliwości rdzenia wydajnościowego 3,1 GHz . Kolejne coroczne iteracje planowane są na 3,39 GHz (2027), 3,71 GHz (2028) i 3,97 GHz (2029) . SemiAnalysis zauważyło również, że podziałka łączenia hybrydowego Huawei spadnie do 1,5 µm w układzie z 2026 roku i do 1 µm rok później, co zapewnia 16–36 razy gęstsze połączenia niż u konkurentów .
Zastrzeżenia
SemiAnalysis sygnalizuje, że własny artykuł techniczny Huawei sugeruje, iż gęstsze 3D LogicFolding dla linii akceleratorów AI Ascend może przesunąć się na około 2030 rok, podczas gdy najbliższe układy Ascend pozostaną przy obudowach 2.5D i czipletach . Tworzy to rozdzielony harmonogram: konsumenckie SoC Kirin testują architekturę LogicFolding jako pierwsze, podczas gdy wysokowydajne układy AI pozostają w tyle o kilka lat . Raport z demontażu ostrzega, że choć indywidualne metryki N+3 są imponujące, fundamentalny deficyt procesowy wciąż jest ogromny, czyniąc LogicFolding koniecznym, ale nieudowodnionym długoterminowym zakładem .