Samsung przedstawił strategię CUBE jako próbę przełamania ograniczeń pamięci w systemach sztucznej inteligencji. Zamiast traktować pamięć jako zestaw układów rozłożonych na dwuwymiarowym pakiecie, firma chce patrzeć na nią jak na trójwymiarowy system, w którym pamięć i logika są układane możliwie blisko siebie. Strategię zaprezentowano 1 września 2026 roku podczas Memory Executive Summit towarzyszącego targom SEMICON Taiwan w Tajpej. Skrót CUBE oznacza Capacity, Utilization, Bandwidth i Efficiency, czyli pojemność, wykorzystanie, przepustowość oraz efektywność. 24

To ważne rozróżnienie: Samsung ogłosił kierunki rozwoju i cele techniczne, a nie kompletną specyfikację gotowych produktów. Bliższym rynkowo elementem planu jest HBM5, natomiast zHBM i zNAND-O pozostają znacznie bardziej eksperymentalnymi koncepcjami.

Co oznaczają cztery filary CUBE?

Pojemność: więcej warstw zamiast większej płytki

Samsung chce zwiększać pojemność pamięci przede wszystkim w pionie, bez powiększania powierzchni zajmowanej na płytce drukowanej. W systemach AI ma to duże znaczenie: akceleratory potrzebują dostępu do coraz większych zasobów pamięci, ale miejsce w pakiecie, rozmiar płytki, zasilanie i chłodzenie są ograniczone. 249

Wykorzystanie: każda warstwa ma pracować efektywniej

Filarem Utilization nie jest samo dokładanie kolejnych kości pamięci. Samsung mówi również o optymalizacji rozmieszczenia logiki i pamięci, tak aby ograniczyć zbędny transfer danych, opóźnienia i oczekiwanie na dostęp do odpowiedniej warstwy. W tym ujęciu 3D nie oznacza po prostu „więcej układów jeden nad drugim”, lecz lepsze wykorzystanie całej struktury. 449

Przepustowość: pionowe połączenia zamiast długich ścieżek poziomych

Krótsza droga między procesorem a pamięcią może zwiększyć przepustowość i ograniczyć energię potrzebną do przesyłania danych. W koncepcji zHBM Samsung chce zastąpić typowy układ, w którym HBM znajduje się obok akceleratora, gęstymi połączeniami pionowymi. 812

Efektywność: mniej energii na przesłanie każdego bitu

Ostatni filar obejmuje zarówno zużycie energii, jak i temperaturę. Przenoszenie danych samo w sobie wymaga energii, a gęste pakiety AI generują dużo ciepła. Dlatego Samsung traktuje przepustowość, pobór mocy i opór cieplny jako powiązane problemy konstrukcyjne, a nie niezależne parametry. 551

HBM5: ambitne cele, ale bez konkretnej przepustowości

HBM5 ma być kolejną generacją po HBM4E. Samsung deklaruje następujące cele:

• dwukrotnie wyższa wydajność niż w HBM4E,
• o 20% wyższa wydajność na wat,
• o 20% niższy opór cieplny. 126

W doniesieniach pojawiają się także proces DRAM klasy 1c, opracowany wewnętrznie 2-nanometrowy układ bazowy oraz technologia Heat Path Block, która ma ułatwiać odprowadzanie ciepła ze stosu pamięci. 37

Podane wartości należy jednak traktować jako cele rozwojowe, a nie wyniki niezależnie przetestowanego produktu. Samsung nie ujawnił bezwzględnej przepustowości HBM5, docelowej pojemności, ostatecznej wysokości stosu ani dokładnej definicji określenia „dwukrotnie wyższa wydajność”. Nie wiadomo, czy chodzi o parametr interfejsu, przepustowość całego stosu, wynik na poziomie systemu czy jeszcze inną miarę. 7

Z tego powodu nie da się wiarygodnie przeliczyć deklaracji 2× na konkretną wartość w terabajtach na sekundę. Wymagałoby to porównania identycznie zdefiniowanej wydajności, takiej samej konfiguracji stosu oraz równoważnych warunków testowych. Dla kontekstu w branżowych doniesieniach pojawiały się demonstracyjne układy HBM4E o 12 warstwach, pojemności 48 GB i przepustowości do 3,6 TB/s na stos — nie oznacza to jednak, że właśnie do takiej wartości należy odnosić przyszły wynik HBM5.

zHBM: pamięć bezpośrednio nad akceleratorem AI

Najbardziej radykalnym elementem roadmapy jest zHBM. W klasycznym rozwiązaniu HBM znajduje się obok akceleratora AI i jest z nim łączona za pomocą zaawansowanego pakietu lub interposera. zHBM ma natomiast umieszczać pamięć bezpośrednio nad procesorem CPU, GPU albo innym akceleratorem, tworząc pionową strukturę pamięci i logiki. 81217

Samsung proponuje integrację na poziomie wafla oraz hybrydowe łączenie miedzią. Bezpośrednie połączenia miedź–miedź mogą być krótsze i gęstsze niż w tradycyjnej architekturze, co ma zwiększyć przepustowość oraz zmniejszyć energię potrzebną do przesyłania danych. 17

Firma przedstawiała cele sięgające nawet ośmiokrotnie wyższej wydajności względem określonych rozwiązań referencyjnych oraz do trzykrotnie wyższej wydajności na wat, a także znaczącego ograniczenia oporu cieplnego. 1618

Skąd biorą się wartości od 4× do 8×?

Doniesienia dotyczące zHBM nie zawsze odnoszą się do tego samego punktu odniesienia. Najbardziej precyzyjne publiczne sformułowanie Samsunga mówi o systemie interfejsu nowej generacji wykorzystującym zHBM, który ma osiągać około 8× wydajność HBM5. 1822 Część publikacji porównuje jednak tę koncepcję z HBM4E albo podaje zakres 4–8×. 11352

Rozbieżność może wynikać z różnych generacji bazowych, odmiennego rozumienia „wydajności” albo z porównywania samego interfejsu z kompletnym stosem pamięci. Samsung nie ujawnił wystarczająco wielu bezwzględnych parametrów, by te wartości jednoznacznie pogodzić.

Najbezpieczniejszy wniosek jest więc następujący: zHBM ma być znacznie gęstszym rozwiązaniem z krótszą drogą przesyłania danych. Nie jest to jeszcze potwierdzony wzrost o 4× lub 8× w gotowym, produkowanym masowo systemie AI.

Termin komercjalizacji zHBM pozostaje nieznany

Samsung prezentował zHBM jako architekturę koncepcyjną i nie podał w dostępnym zestawie informacji wiążącego harmonogramu produkcji. Konkretne lata wskazywane w części publikacji należy zatem traktować jako oczekiwania branży, a nie oficjalne zobowiązanie firmy. 1323

To istotne, ponieważ przeniesienie pamięci bezpośrednio nad wydajny akcelerator komplikuje produkcję, chłodzenie, testowanie i późniejszą integrację z pakietem klienta. Sama obietnica wielokrotnego wzrostu wydajności nie rozwiązuje tych problemów.

zNAND-O ma rozwiązać inny problem

zNAND-O nie jest serwerowym odpowiednikiem HBM. To osobna, pionowo integrowana koncepcja oparta na pamięci NAND, przeznaczona przede wszystkim do zastosowań związanych ze sztuczną inteligencją uruchamianą lokalnie na urządzeniu. Jej celem ma być znacznie wyższa gęstość bitowa niż w DRAM oraz wyższa przepustowość odczytu i lepsza efektywność energetyczna niż w zwykłej pamięci NAND. 4613

Niektóre doniesienia wskazują na rozpoczęcie próbek dla klientów w 2028 roku, ale dostępne informacje nie są spójne co do statusu tego harmonogramu. Należy więc traktować tę datę jako zapowiadany plan, a nie gwarantowany termin premiery. 131416

Pozycja Samsunga na rynku DRAM nie rozstrzyga wyścigu HBM

Samsung wchodzi w ten etap z mocną pozycją na szerokim rynku DRAM. Według danych Counterpoint Research firma odpowiadała za 39% globalnych przychodów z DRAM w II kwartale 2026 roku, wyprzedzając SK hynix z wynikiem 26% oraz Microna z wynikiem 25%. 33

Nie należy jednak utożsamiać tej statystyki z dominacją w każdej generacji HBM ani z przewagą w trójwymiarowym pakowaniu pamięci. Przychody z całego rynku DRAM obejmują również segmenty niezwiązane bezpośrednio z zaawansowanymi akceleratorami AI.

Dlatego właściwe pytanie brzmi nie „kto sprzedaje najwięcej DRAM?”, lecz „kto potrafi przełożyć obiecującą architekturę na niezawodne pakiety produkowane na dużą skalę i łatwe do wdrożenia przez klientów?”. SK hynix pozostaje ważnym konkurentem: jego demonstracyjne 12-warstwowe układy HBM4E odpowiadają na podobne potrzeby w zakresie pojemności i przepustowości, a podejście iHBM koncentruje się na odprowadzaniu ciepła ze stosów o wysokiej gęstości mocy. W tym obszarze nie ma jeszcze publicznie potwierdzonego zwycięzcy w gotowych, masowo wdrażanych systemach AI.

Cztery problemy, które zdecydują o powodzeniu CUBE

Chłodzenie

Umieszczenie pamięci bezpośrednio nad gorącym akceleratorem skraca ścieżkę elektryczną, ale może pogorszyć warunki termiczne wewnątrz pakietu. Decydujące będą nie tylko deklaracje dotyczące oporu cieplnego, lecz także stabilna temperatura podczas długotrwałego obciążenia, kontrola hotspotów, gradienty temperatury, zgodność z systemem chłodzenia i niezawodność przy rzeczywistych obciążeniach AI.

Uzysk hybrydowego łączenia

zHBM wymaga bardzo dokładnego wyrównania wafli oraz czystych i idealnie płaskich powierzchni. Wraz ze wzrostem powierzchni łączenia i liczby połączeń rośnie znaczenie pojedynczych defektów. Producenci będą potrzebowali skutecznego testowania dobrych kości, kontroli procesu oraz metod radzenia sobie z wadliwymi lub częściowo wadliwymi zespołami.

Testy i długoterminowa niezawodność

Pionowy pakiet trzeba testować również po połączeniu warstw. Konieczne będzie wykrywanie ukrytych defektów połączeń, a także kontrolowanie wypaczeń, naprężeń mechanicznych, elektromigracji i skutków wielokrotnych cykli cieplnych. Wszystko to może bezpośrednio wpływać na uzysk produkcyjny i koszt.

Wysokość stosu i integracja z pakietem

Dodawanie warstw zwiększa pojemność, ale może utrudniać chłodzenie, zasilanie i zapewnienie trwałości mechanicznej. Optymalna konstrukcja będzie zależeć od mocy akceleratora, wymaganej pojemności, systemu chłodzenia klienta oraz całego łańcucha produkcyjnego.

Wnioski

CUBE to próba konkurowania na rynku pamięci AI nie tylko przez szybszy DRAM, lecz także przez integrację pionową. HBM5 jest bliższym celem produktowym: Samsung zakłada dwukrotnie wyższą wydajność względem HBM4E, o 20% lepszą wydajność na wat i o 20% niższy opór cieplny. zHBM to zakład długoterminowy — pamięć ma trafić bezpośrednio nad akcelerator, a hybrydowe łączenie miedzią ma skrócić drogę danych.

Roadmapa jest technicznie znacząca, ale jej największe liczby pozostają celami o niepełnych definicjach. Ostateczna pozycja Samsunga będzie zależeć mniej od tego, czy prezentacja obiecuje 2× lub 8×, a bardziej od tego, czy firmie uda się zapewnić odpowiednie chłodzenie, wysoki uzysk łączenia, kompletne testy, długą niezawodność i sprawną integrację z pakietami akceleratorów klientów.

Samsung przedstawił strategię CUBE jako próbę przełamania ograniczeń pamięci w systemach sztucznej inteligencji. Zamiast traktować pamięć jako zestaw układów rozłożonych na dwuwymiarowym pakiecie, firma chce patrzeć na nią jak na trójwymiarowy system, w którym pamięć i logika są układane możliwie blisko siebie. Strategię zaprezentowano 1 września 2026 roku podczas Memory Executive Summit towarzyszącego targom SEMICON Taiwan w Tajpej. Skrót CUBE oznacza Capacity, Utilization, Bandwidth i Efficiency, czyli pojemność, wykorzystanie, przepustowość oraz efektywność. 24

To ważne rozróżnienie: Samsung ogłosił kierunki rozwoju i cele techniczne, a nie kompletną specyfikację gotowych produktów. Bliższym rynkowo elementem planu jest HBM5, natomiast zHBM i zNAND-O pozostają znacznie bardziej eksperymentalnymi koncepcjami.

Co oznaczają cztery filary CUBE?

Pojemność: więcej warstw zamiast większej płytki

Samsung chce zwiększać pojemność pamięci przede wszystkim w pionie, bez powiększania powierzchni zajmowanej na płytce drukowanej. W systemach AI ma to duże znaczenie: akceleratory potrzebują dostępu do coraz większych zasobów pamięci, ale miejsce w pakiecie, rozmiar płytki, zasilanie i chłodzenie są ograniczone. 249

Wykorzystanie: każda warstwa ma pracować efektywniej

Filarem Utilization nie jest samo dokładanie kolejnych kości pamięci. Samsung mówi również o optymalizacji rozmieszczenia logiki i pamięci, tak aby ograniczyć zbędny transfer danych, opóźnienia i oczekiwanie na dostęp do odpowiedniej warstwy. W tym ujęciu 3D nie oznacza po prostu „więcej układów jeden nad drugim”, lecz lepsze wykorzystanie całej struktury. 449

Przepustowość: pionowe połączenia zamiast długich ścieżek poziomych

Krótsza droga między procesorem a pamięcią może zwiększyć przepustowość i ograniczyć energię potrzebną do przesyłania danych. W koncepcji zHBM Samsung chce zastąpić typowy układ, w którym HBM znajduje się obok akceleratora, gęstymi połączeniami pionowymi. 812

Efektywność: mniej energii na przesłanie każdego bitu

Ostatni filar obejmuje zarówno zużycie energii, jak i temperaturę. Przenoszenie danych samo w sobie wymaga energii, a gęste pakiety AI generują dużo ciepła. Dlatego Samsung traktuje przepustowość, pobór mocy i opór cieplny jako powiązane problemy konstrukcyjne, a nie niezależne parametry. 551

HBM5: ambitne cele, ale bez konkretnej przepustowości

HBM5 ma być kolejną generacją po HBM4E. Samsung deklaruje następujące cele:

• dwukrotnie wyższa wydajność niż w HBM4E,
• o 20% wyższa wydajność na wat,
• o 20% niższy opór cieplny. 126

W doniesieniach pojawiają się także proces DRAM klasy 1c, opracowany wewnętrznie 2-nanometrowy układ bazowy oraz technologia Heat Path Block, która ma ułatwiać odprowadzanie ciepła ze stosu pamięci. 37

Podane wartości należy jednak traktować jako cele rozwojowe, a nie wyniki niezależnie przetestowanego produktu. Samsung nie ujawnił bezwzględnej przepustowości HBM5, docelowej pojemności, ostatecznej wysokości stosu ani dokładnej definicji określenia „dwukrotnie wyższa wydajność”. Nie wiadomo, czy chodzi o parametr interfejsu, przepustowość całego stosu, wynik na poziomie systemu czy jeszcze inną miarę. 7

Z tego powodu nie da się wiarygodnie przeliczyć deklaracji 2× na konkretną wartość w terabajtach na sekundę. Wymagałoby to porównania identycznie zdefiniowanej wydajności, takiej samej konfiguracji stosu oraz równoważnych warunków testowych. Dla kontekstu w branżowych doniesieniach pojawiały się demonstracyjne układy HBM4E o 12 warstwach, pojemności 48 GB i przepustowości do 3,6 TB/s na stos — nie oznacza to jednak, że właśnie do takiej wartości należy odnosić przyszły wynik HBM5.

zHBM: pamięć bezpośrednio nad akceleratorem AI

Najbardziej radykalnym elementem roadmapy jest zHBM. W klasycznym rozwiązaniu HBM znajduje się obok akceleratora AI i jest z nim łączona za pomocą zaawansowanego pakietu lub interposera. zHBM ma natomiast umieszczać pamięć bezpośrednio nad procesorem CPU, GPU albo innym akceleratorem, tworząc pionową strukturę pamięci i logiki. 81217

Samsung proponuje integrację na poziomie wafla oraz hybrydowe łączenie miedzią. Bezpośrednie połączenia miedź–miedź mogą być krótsze i gęstsze niż w tradycyjnej architekturze, co ma zwiększyć przepustowość oraz zmniejszyć energię potrzebną do przesyłania danych. 17

Firma przedstawiała cele sięgające nawet ośmiokrotnie wyższej wydajności względem określonych rozwiązań referencyjnych oraz do trzykrotnie wyższej wydajności na wat, a także znaczącego ograniczenia oporu cieplnego. 1618

Skąd biorą się wartości od 4× do 8×?

Doniesienia dotyczące zHBM nie zawsze odnoszą się do tego samego punktu odniesienia. Najbardziej precyzyjne publiczne sformułowanie Samsunga mówi o systemie interfejsu nowej generacji wykorzystującym zHBM, który ma osiągać około 8× wydajność HBM5. 1822 Część publikacji porównuje jednak tę koncepcję z HBM4E albo podaje zakres 4–8×. 11352

Rozbieżność może wynikać z różnych generacji bazowych, odmiennego rozumienia „wydajności” albo z porównywania samego interfejsu z kompletnym stosem pamięci. Samsung nie ujawnił wystarczająco wielu bezwzględnych parametrów, by te wartości jednoznacznie pogodzić.

Najbezpieczniejszy wniosek jest więc następujący: zHBM ma być znacznie gęstszym rozwiązaniem z krótszą drogą przesyłania danych. Nie jest to jeszcze potwierdzony wzrost o 4× lub 8× w gotowym, produkowanym masowo systemie AI.

Termin komercjalizacji zHBM pozostaje nieznany

Samsung prezentował zHBM jako architekturę koncepcyjną i nie podał w dostępnym zestawie informacji wiążącego harmonogramu produkcji. Konkretne lata wskazywane w części publikacji należy zatem traktować jako oczekiwania branży, a nie oficjalne zobowiązanie firmy. 1323

To istotne, ponieważ przeniesienie pamięci bezpośrednio nad wydajny akcelerator komplikuje produkcję, chłodzenie, testowanie i późniejszą integrację z pakietem klienta. Sama obietnica wielokrotnego wzrostu wydajności nie rozwiązuje tych problemów.

zNAND-O ma rozwiązać inny problem

zNAND-O nie jest serwerowym odpowiednikiem HBM. To osobna, pionowo integrowana koncepcja oparta na pamięci NAND, przeznaczona przede wszystkim do zastosowań związanych ze sztuczną inteligencją uruchamianą lokalnie na urządzeniu. Jej celem ma być znacznie wyższa gęstość bitowa niż w DRAM oraz wyższa przepustowość odczytu i lepsza efektywność energetyczna niż w zwykłej pamięci NAND. 4613

Niektóre doniesienia wskazują na rozpoczęcie próbek dla klientów w 2028 roku, ale dostępne informacje nie są spójne co do statusu tego harmonogramu. Należy więc traktować tę datę jako zapowiadany plan, a nie gwarantowany termin premiery. 131416

Pozycja Samsunga na rynku DRAM nie rozstrzyga wyścigu HBM

Samsung wchodzi w ten etap z mocną pozycją na szerokim rynku DRAM. Według danych Counterpoint Research firma odpowiadała za 39% globalnych przychodów z DRAM w II kwartale 2026 roku, wyprzedzając SK hynix z wynikiem 26% oraz Microna z wynikiem 25%. 33

Nie należy jednak utożsamiać tej statystyki z dominacją w każdej generacji HBM ani z przewagą w trójwymiarowym pakowaniu pamięci. Przychody z całego rynku DRAM obejmują również segmenty niezwiązane bezpośrednio z zaawansowanymi akceleratorami AI.

Dlatego właściwe pytanie brzmi nie „kto sprzedaje najwięcej DRAM?”, lecz „kto potrafi przełożyć obiecującą architekturę na niezawodne pakiety produkowane na dużą skalę i łatwe do wdrożenia przez klientów?”. SK hynix pozostaje ważnym konkurentem: jego demonstracyjne 12-warstwowe układy HBM4E odpowiadają na podobne potrzeby w zakresie pojemności i przepustowości, a podejście iHBM koncentruje się na odprowadzaniu ciepła ze stosów o wysokiej gęstości mocy. W tym obszarze nie ma jeszcze publicznie potwierdzonego zwycięzcy w gotowych, masowo wdrażanych systemach AI.

Cztery problemy, które zdecydują o powodzeniu CUBE

Chłodzenie

Umieszczenie pamięci bezpośrednio nad gorącym akceleratorem skraca ścieżkę elektryczną, ale może pogorszyć warunki termiczne wewnątrz pakietu. Decydujące będą nie tylko deklaracje dotyczące oporu cieplnego, lecz także stabilna temperatura podczas długotrwałego obciążenia, kontrola hotspotów, gradienty temperatury, zgodność z systemem chłodzenia i niezawodność przy rzeczywistych obciążeniach AI.

Uzysk hybrydowego łączenia

zHBM wymaga bardzo dokładnego wyrównania wafli oraz czystych i idealnie płaskich powierzchni. Wraz ze wzrostem powierzchni łączenia i liczby połączeń rośnie znaczenie pojedynczych defektów. Producenci będą potrzebowali skutecznego testowania dobrych kości, kontroli procesu oraz metod radzenia sobie z wadliwymi lub częściowo wadliwymi zespołami.

Testy i długoterminowa niezawodność

Pionowy pakiet trzeba testować również po połączeniu warstw. Konieczne będzie wykrywanie ukrytych defektów połączeń, a także kontrolowanie wypaczeń, naprężeń mechanicznych, elektromigracji i skutków wielokrotnych cykli cieplnych. Wszystko to może bezpośrednio wpływać na uzysk produkcyjny i koszt.

Wysokość stosu i integracja z pakietem

Dodawanie warstw zwiększa pojemność, ale może utrudniać chłodzenie, zasilanie i zapewnienie trwałości mechanicznej. Optymalna konstrukcja będzie zależeć od mocy akceleratora, wymaganej pojemności, systemu chłodzenia klienta oraz całego łańcucha produkcyjnego.

Wnioski

CUBE to próba konkurowania na rynku pamięci AI nie tylko przez szybszy DRAM, lecz także przez integrację pionową. HBM5 jest bliższym celem produktowym: Samsung zakłada dwukrotnie wyższą wydajność względem HBM4E, o 20% lepszą wydajność na wat i o 20% niższy opór cieplny. zHBM to zakład długoterminowy — pamięć ma trafić bezpośrednio nad akcelerator, a hybrydowe łączenie miedzią ma skrócić drogę danych.

Roadmapa jest technicznie znacząca, ale jej największe liczby pozostają celami o niepełnych definicjach. Ostateczna pozycja Samsunga będzie zależeć mniej od tego, czy prezentacja obiecuje 2× lub 8×, a bardziej od tego, czy firmie uda się zapewnić odpowiednie chłodzenie, wysoki uzysk łączenia, kompletne testy, długą niezawodność i sprawną integrację z pakietami akceleratorów klientów.