2D-transistorer når fabrikkgulvet: ASML, TSMC og Imec lykkes med 50 nm integrasjon på 300 mm wafere

Alle enhetene ble fremstilt på den samme 300 mm silisiumwafereen ved hjelp av en skalerbar integrasjonsflyt som er kompatibel med «back-end»-prosessering . Valget av wolframbaserte pFET-materialer er spesielt bemerkelsesverdig, ettersom Imec tidligere rapporterte rekordytelse for pFET-er med monolags WSe₂ ved IEDM 2025, med drivstrømmer så høye som 690µA/µm .

Nøkkeltallet: 50 nm contacted poly pitch

Den viktigste måleparameteren er 50 nm CPP oppnådd for både nFET- og pFET-enheter . I brikkeproduksjon er contacted poly pitch et av de mest kritiske målene for transistortetthet og en direkte indikator på hvor aggressivt man kan skalere en logikkprosess.

For å sette dette i perspektiv: bransjens ledende silisiumnoder opererer i dag med pitcheverdier under 50 nm. Å demonstrere 2D-materialtransistorer ved 50 nm CPP på 300 mm wafere beviser at disse eksotiske materialene kan spille i samme liga, ikke bare i små forskningsprøver, men på samme waferformat som brukes i høyvolumfabrikker .

Tre milepæler i én integrasjonsflyt

Det felles arbeidet oppnådde tre spesifikke, målbare resultater som markerer et klart fremskritt i forhold til tidligere forskning på 2D-materialer :

1. Verdens første skalerte nFET- og pFET-enheter ved 50 nm CPP på 300 mm wafere.
2. Begge transistortypene viste ekstremt lav av-tilstand-strøm (Ioff) ved null portspenning (Vg=0V).
3. Ytelsen til pFET-ene med WSe₂-kanaler nærmet seg nivået til rekordsettende enheter i laboratorieskala, noe som bekrefter at integrasjonsmetoden bevarer materialkvaliteten.

I tillegg resulterte den CMOS-lignende integrasjonsmetoden i opptil 94 % operative transistorer (definert som Imax/Imin større enn 10⁵) over hele waferen, noe som bekrefter at prosessen er både robust og stabil .

Prosessen som gjorde det mulig

Hva muliggjorde dette spranget fra laboratorium til fabrikk? Konsortiet utviklet en ny integrasjonsmetode spesielt designet for overgangsmetalldikalkogenider (TMD), klassen av 2D-materialer som brukes til transistorkanalene . Flyten inkluderer flere nøkkelmoduler som er avgjørende for industriell levedyktighet :

• EUV-litografi (ekstrem ultrafiolett litografi) for å mønstre de små strukturene som trengs for 50 nm pitch.
• TMD-materialoverføringsteknikker egnet for hele wafere.
• Integrasjon av «high-k»-dielektrika for gate-stakker.
• Kanalisolasjon og avanserte kjemisk-mekaniske planariseringssteg (CMP).

Denne kombinasjonen av standardverktøy for halvlederprosesser og skreddersydd håndtering av 2D-materialer er det som gjør resultatet til et genuint produksjonsgjennombrudd, ikke bare en materialvitenskapelig demonstrasjon.

To barrierer brutt på én gang

For at 2D-transistorer noen gang skal kunne erstatte silisium i logikkbrikker, måtte industrien overvinne to grunnleggende utfordringer . For det første måtte noen bygge en komplett integrasjonsflyt som fungerer på 300 mm wafere – selve standarden for moderne brikkeproduksjon. For det andre måtte den flyten fungere for både n-type- og p-type-enheter ved de samme trange dimensjonene, siden CMOS-logikk krever komplementære par.

ASML-TSMC-Imec-arbeidet rydder begge hindringene av veien i én enkelt demonstrasjon. Ved å kombinere Imecs langvarige forskning på TMD-baserte enheter med ASMLs litografiekspertise og TSMCs produksjonskunnskap, viste gruppen at transistorer av 2D-materiale kan fremstilles i stor skala, med den pitchen som er nødvendig for fremtidige logikknoder .

Hvor dette passer inn i veikartet etter silisium

Dette er ikke et engangseksperiment. Det er kulminasjonen av en lengre periode med vedvarende fremgang på tvers av industrien.

Imec begynte å jobbe med 300 mm-integrasjon av 2D FET-materialer allerede i 2018, da de først demonstrerte direkte MOCVD-vekst av WS₂ på wafere i full størrelse . I 2019 viste forskningssenteret ultranedskalerte MoS₂-transistorer med kanallengder ned til 30 nm . Innen 2020 hadde Imec formelt introdusert 2D-materialer i sitt veikart for logikkskalering, med en prognose om introduksjon fra og med A7-noden .

Mer nylig demonstrerte Intel Foundry og Imec hver for seg 300 mm fabrikk-kompatibel integrasjon av kritiske 2DFET-moduler, inkludert source/drain-kontakter og gate-stakker, ved IEDM 2025 . På den samme konferansen ga Imecs samarbeid med TSMC rekordhøy pFET-ytelse på WSe₂-kanaler, noe som la materialgrunnlaget for gjennombruddet i 2026 .

Resultatet fra ASML-TSMC-Imec publisert i juni 2026 samler alle disse trådene i én enkelt, komplett demonstrasjon av komplementære 2D-transistorer ved en fabrikk-relevant pitch på produksjonswafere. Integrasjonsmetoden forventes å være anvendbar ikke bare for TMD-materialene som ble brukt i dette arbeidet – MoS₂, WS₂ og WSe₂ – men også for andre 2D-kanalmaterialer .

Hva skjer videre?

Gjennombruddet ble offentliggjort som paper T1.3 ved VLSI 2026-symposiet, med tittelen «First EUV–enabled Integration Route for 50nm Pitch N and PMOS Transistors with 2D Materials Channel from a 300mm Fab» . Selv om enhetskarakteristikkene er lovende, er dette fortsatt en forskningsdemonstrasjon, ikke et kommersielt produkt. Ytelse og pålitelighet må fortsatt bevises ved enda trangere pitcheverdier, og industrien har ennå ikke standardisert den eksakte 2D-materialstakken for fremtidige noder.

Men betydningen er klar: For første gang har halvlederindustrien håndfast bevis på at 2D-transistorer kan følge den samme produksjonsveien som silisium. Kappløpet mot post-silisium-logikk har nettopp blitt reelt.