Samsungs vertikale sprang: Innsiden av historiens første 3D-transistor med 42nm gate pitch

Samsung har fundamentalt nyskapt selve arkitekturen til en logikktransistor, og halvlederverdenen har bitt seg merke i det. Under den prestisjetunge konferansen VLSI Symposium i 2026 avduket selskapets forskningssenter for halvledere (Semiconductor R&D Center) bransjens første funksjonelle 3D-stablede felteffekttransistor, forkortet 3DSFET. Forskningsartikkelen ble tildelt konferansens gjeveste pris, "Best Paper Award", i konkurranse med over 1000 andre bidrag . Dette er ikke bare en liten forbedring i miniatyrisering; det er selve definisjonen på et paradigmeskifte – fra det horisontale til det vertikale – og det lover å bryte gjennom de fysiske veggene som har begynt å tårne seg opp for tradisjonell brikkedesign.

Selve hjertet av prestasjonen er en rekordsettende gate pitch på 42 nanometer – et mål på den horisontale bredden til én enkelt transistor. Den gamle bransjerekorden var 48 nm, så dette representerer et solid sprang i pakningsgrad . Enda viktigere: Samsung oppnådde dette, ikke ved å skrumpe en konvensjonell transistor ytterligere, men ved å bygge den i høyden.

Flukten fra den horisontale fellen

I flere tiår har utviklingen av logikkbrikker handlet om én eneste ting: å forminske transistorenes dimensjoner for å stappe mer prosessorkraft inn på den samme silisiumsflaten. Men denne horisontale skaleringen har møtt en fundamental flaskehals. For å hindre elektrisk støy – såkalt "crosstalk" – mellom tilstøtende N-type (NMOS) og P-type (PMOS) transistorer som sitter side om side, må man ha et fysisk isolasjonssjikt. Dette isolasjonssjiktet kan ikke tynnes ut i det uendelige uten å risikere ytelsesforringelse, noe som setter en hard fysisk grense for hvor tett man kan pakke transistorene .

Samsungs innovasjon er å omgå problemet fullstendig. I stedet for å plassere NMOS- og PMOS-transistorer ved siden av hverandre, stabler den nye 3DSFET-arkitekturen dem vertikalt oppå hverandre. Det betyr at det kritiske isolasjonssjiktet mellom de to typene transistorer blir en vertikal struktur som ikke spiser opp verdifull overflate på selve brikken. I teorien kan denne tilnærmingen doble transistortettheten på samme fysiske fotavtrykk, uten å presse mot grensene for horisontal isolasjon .

Kjerneinnovasjonen: Trippelstablede nanokanaler og 42 nm-rekorden

Den praktiske realiseringen av denne vertikale visjonen er en ingeniørbragd innen materialvitenskap og presisjonsteknikk. Samsungs team stablet ikke bare to enkle transistorer oppå hverandre. Deres 3DSFET bruker trippelstablede nanokanaler (nanosheets) for både den øvre (P-type) og nedre (N-type) transistoren. Det gir totalt seks nanokanaler på én enkelt silisiumskive (wafer) – det høyeste antallet som noen gang er demonstrert i en 3D-stablet FET eller komplementær FET (CFET) . Arkitekturen med nanokanaler gir allerede overlegen elektrostatisk kontroll over strømmen, og ved å kombinere den med vertikal stabling oppstår en kraftfull synergieffekt for ytelse og energieffektivitet.

For å få til dette, måtte ingeniørene løse den kritiske utfordringen med elektrisk isolasjon. De vertikalt tilstøtende transistorene krever en perfekt isolerende barriere for å fungere uavhengig av hverandre. Teamet introduserte et høykvalitets mellomliggende dielektrisk sjikt – en avansert vertikal isolator – mellom øvre og nedre enheter. Det er denne som utgjør selve nøkkelen som låser opp den tette integrasjonen og fjerner "crosstalken" som ellers ville gjort designet ubrukelig .

Resultatet er en fullt operativ enhet med en gate pitch på 42 nm – den minste som offentlig er registrert. Wookhyun Kwon, ekspert fra Samsungs Logic TD-team, presiserte at selv om tidligere forskning har rapportert enda mindre dimensjoner, er 42 nm-tallet det aller minste som noensinne er oppnådd i en faktisk produsert transistorstruktur .

Prisvinnende anerkjennelse

Betydningen av dette arbeidet ble umiddelbart anerkjent av det akademiske miljøet og industrien ved VLSI Symposium, en av verdens tre ledende halvlederkonferanser. Artikkelen, med tittelen "First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications" og med Donghoon Hwang som hovedforfatter, oppnådde en vurderingsscore på 8,29 av 10 – den høyeste blant alle innsendte bidrag . Denne eksepsjonelle poengsummen sikret dem både "Best Paper Award" og utnevnelsen som et "Technology Highlight" under symposiumet .

Veien videre for AI- og superdatamaskiner

Samsung ser for seg at 3DSFET-arkitekturen vil bli en grunnleggende teknologi for fremtidens høyytelses logikk-halvledere, spesielt rettet mot de ekstreme kravene til neste generasjons kunstig intelligens (AI) og høyytelses databehandling (High-Performance Computing, HPC) – områder der transistortetthet er en kritisk faktor for ytelse .

Det er likevel essensielt å se på dette som et monumentalt konseptbevis, og ikke som en produktlansering. Arbeidet befinner seg foreløpig på demonstrasjonsstadiet. Samsungs Logic TD-team har uttalt at de vil fortsette forskningen med sikte på en fremtidig kommersialisering, men det er ikke spesifisert noen konkret tidsplan for volumproduksjon. Det gjenstår en betydelig utviklingsjobb for å transformere denne demonstrasjonen av én enkelt enhet til en produksjonsprosess med høyt utbytte og masseproduksjon . Til tross for den lange veien videre, har Samsung gitt et konkret og validert svar på spørsmålet om hva som kommer etter nanokanal-æraen: det handler om å bygge i høyden.