Samsungs verticale sprong: de eerste 3D-gestapelde transistor met recordbrekende 42nm gate pitch

Samsung heeft de structuur van een logische transistor fundamenteel heruitgevonden, en de halfgeleiderwereld heeft dat opgemerkt. Op het VLSI Symposium 2026 onthulde het Semiconductor R&D Center van het bedrijf 's werelds eerste functionele 3D Stacked Field-Effect Transistor (3DSFET), waarmee het de prestigieuze Best Paper Award uit een pool van meer dan 1.000 inzendingen verdiende . Dit is niet zomaar een kleine verbetering in schaling; het is een paradigmaverschuiving van horizontaal naar verticaal, die belooft door de fysieke muren te breken die het traditionele chipontwerp steeds meer verstikken.

De kern van de prestatie ligt in een recordbrekende gate pitch van 42 nanometer, een maatstaf die de horizontale breedte van een enkele transistor aangeeft. De vorige industriebenchmark was 48nm, wat deze stap een significante sprong in dichtheid maakt . Belangrijker nog is dat Samsung dit niet bereikte door een conventionele transistor kleiner te maken, maar door hem omhoog te bouwen.

Ontsnappen aan de horizontale val

Decennialang was de vooruitgang van logische chips een verhaal van het verkleinen van transistordimensies om meer rekenkracht op hetzelfde siliciumoppervlak te proppen. Deze horizontale schaling is echter tegen een fundamentele bottleneck gelopen. Om elektrische interferentie tussen naast elkaar geplaatste N-type (NMOS) en P-type (PMOS) transistors te voorkomen, is een fysieke isolatielaag nodig. Deze isolerende laag kan niet oneindig dun worden gemaakt zonder het risico op overspraak en prestatieverlies, wat een harde limiet stelt aan hoe dicht transistors op elkaar kunnen worden gepakt .

Samsungs innovatie omzeilt dit probleem volledig. In plaats van NMOS- en PMOS-transistors naast elkaar te plaatsen, stapelt de nieuwe 3DSFET-architectuur ze verticaal op elkaar. Dit betekent dat de cruciale isolatielaag tussen de twee transistortypes een verticale structuur wordt, die geen extra oppervlak op de chip verbruikt. In theorie kan deze benadering de transistordichtheid binnen dezelfde voetafdruk verdubbelen zonder tegen de grenzen van horizontale isolatie aan te lopen .

De kerninnovaties: driedubbele nanosheets en een 42nm-record

De praktische uitvoering van deze verticale visie is een staaltje van materiaalwetenschap en precisie-engineering. Het team van Samsung stapelde niet zomaar twee eenvoudige transistors op elkaar. Hun 3DSFET maakt gebruik van driedubbele nanosheetkanalen voor zowel de bovenste (P-type) als onderste (N-type) transistor, goed voor een totaal van zes nanosheets op een enkele wafer. Dit is het grootste aantal gestapelde nanosheets dat ooit is gedemonstreerd in een 3D-gestapelde FET of complementaire FET (CFET) . De nanosheet-architectuur biedt op zichzelf al superieure elektrostatische controle over de stroom, en de combinatie met verticale stapeling creëert een krachtige synergie voor prestatie- en energie-efficiëntie.

Om dit te bereiken, moesten de ingenieurs de kritieke uitdaging van elektrische isolatie oplossen. De verticaal aangrenzende transistors vereisen een perfecte isolerende barrière om onafhankelijk te kunnen functioneren. Het team introduceerde een hoogwaardige intermediaire diëlektrische laag tussen de bovenste en onderste apparaten. Deze verticale isolator is de sleutel die de dichte integratie ontgrendelt en de overspraak elimineert die het ontwerp anders niet-functioneel zou maken .

Het resultaat is een volledig operationeel apparaat met een gate pitch van 42nm, de kleinste die ooit publiekelijk is gerapporteerd. Wookhyun Kwon, een expert van Samsung's Logic TD-team, verduidelijkte dat, hoewel eerder onderzoek kleinere dimensies rapporteerde, de 42nm-waarde de kleinste is die ooit in een gefabriceerde transistorstructuur is bereikt .

Bekroning als validatie

De betekenis van dit werk werd meteen erkend door de academische en industriële gemeenschap op het VLSI Symposium, een van 's werelds top drie halfgeleiderconferenties. De paper, getiteld "First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications" en geschreven door Donghoon Hwang en collega's, behaalde een beoordelingsscore van 8,29 op 10, de hoogste van alle inzendingen . Deze uitzonderlijke score leverde het zowel de Best Paper Award als de aanwijzing tot Technology Highlight van het symposium op .

De weg vooruit voor AI- en HPC-chips

Samsung ziet de 3DSFET-architectuur als een fundamentele technologie voor de toekomst van hoogwaardige logische halfgeleiders, specifiek gericht op de extreme eisen van de volgende generatie AI- en high-performance computing (HPC)-toepassingen, waar transistordichtheid een kritieke prestatiehefboom is .

Het is echter essentieel om dit te beschouwen als een monumentaal proof-of-concept in plaats van een productaankondiging. Het werk bevindt zich momenteel in de demonstratiefase. Samsung's Logic TD Team heeft verklaard het onderzoek voort te zullen zetten met het oog op uiteindelijke commercialisering, maar er is geen tijdlijn voor massaproductie gespecificeerd. Er is nog aanzienlijke ontwikkeling nodig om deze demonstratie op enkelvoudig apparaatniveau om te zetten in een hoogrenderend, massaproductieproces . Ondanks de lange weg die nog voor ons ligt, heeft Samsung een concreet en gevalideerd antwoord gegeven op de vraag wat er na het nanosheet-tijdperk komt: de hoogte in.