bLLC staat voor Big Last-Level Cache. Lekken beschrijven het consequent als Intels directe antwoord op AMD's 3D V-Cache / X3D-technologie, bedoeld om een aanzienlijke boost te geven aan de L3-cache voor gaming en geheugengevoelige werkbelastingen . De cachegrootte is niet uniform; deze verschilt per SKU :

• Core Ultra 9 (vlaggenschip): Tot 288 MB bLLC, mogelijk gemaakt door een dual-tile ontwerp (2 × 144 MB dies) .
• Core Ultra 7: Tot 144 MB bLLC, vermoedelijk op een enkele compute tile .
• Details over bLLC voor de lagere Core Ultra 5- en Core Ultra 3-modellen zijn minder duidelijk, al suggereren sommige bronnen dat bLLC ook kan verschijnen in SKU's met een vergrendelde multiplier (non-K) .
• De plaatsing van de bLLC op de ringbus binnen elke compute tile is ook een opvallend architectonisch detail .
• Belangrijk: Intels prestatieclaims ten opzichte van AMD's X3D-line-up zijn nog niet geverifieerd door onafhankelijke benchmarks .

Core-configuraties en vermogensvarianten

Vlaggenschip – 52-core dual-tile ontwerp

De hoogste Nova Lake-S SKU heeft naar verluidt een dual-compute-tile ontwerp met in totaal 52 cores en 52 threads (hyperthreading zou voor deze generatie zijn geschrapt) . De lekken zijn het eens over deze configuratie :

• 16x 'Coyote Cove' prestatiecores (P-cores)
• 32x 'Arctic Wolf' efficiëntiecores (E-cores)
• 4x laagvermogen E-cores (LP-E)
• Totaal: 52 cores, 52 threads

Een eerder geruchte 42-core variant is later bijgesteld naar 44 cores . De nieuwere configuratie wordt beschreven als 16 P-cores, 24 E-cores en 4 LP-E cores . Deze wijziging zou een volledig geactiveerde compute tile vrijmaken die mogelijk in andere SKU's kan worden gebruikt .

Middenklasse – Single-tile ontwerpen

Onder het vlaggenschip worden single-compute-tile SKU's verwacht. Een prominente geruchte configuratie is een 28-core model, vaak omschreven als 8 P-cores + 16 E-cores + 4 LP-E cores . Deze modellen zouden naar verwachting de Core Ultra 7-branding krijgen en 144 MB bLLC bevatten . Ook wordt er een 24-core variant (4P+16E+4LPE) genoemd .

Instapmodellen

Details over de instapmodellen Core Ultra 5 en Core Ultra 3 zijn minder concreet, maar lekken suggereren configuraties zoals 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE en 4P+4E+4LPE . De meeste hiervan worden verwacht als single-tile onderdelen zonder bLLC . Het stroomverbruik voor deze lagere SKU's zou onder de 125W liggen .

Vermogen en thermische ruimte

Lekken geven aan dat thermisch beheer een belangrijk technisch aandachtspunt is voor het 52-core vlaggenschip . Op Computex 2026 werd gefluisterd dat de chip multi-core overclocking mogelijkheden zou hebben, wat aanzienlijke thermische headroom vereist . Specifieke TDP's zijn nog niet bevestigd door Intel .

Het bredere Nova Lake-S desktop-assortiment

De Nova Lake-S familie zal naar verwachting bestaan uit modellen van instap tot vlaggenschip, ingedeeld op basis van het aantal compute tiles, bLLC-cachegrootte en aantal cores :

De compute-silicium voor het vlaggenschip wordt naar verluidt geproduceerd op TSMC's N2P-procesknoop .

Platform: Socket, chipset en geheugen

LGA 1954-socket

Alle betrouwbare lekken wijzen op een nieuwe LGA 1954-socket voor Nova Lake-S, ter vervanging van de LGA 1851-socket van Arrow Lake-S . Dit betekent dat bestaande moederborden niet compatibel zijn .

900-serie chipsets

Het platform zal naar verwachting worden gelanceerd met Intel's 900-serie chipsets . Enthousiastelingen spreken specifiek over Z990- en Z970-moederborden, naast een mainstream B960-chipset .

Geheugenondersteuning – DDR5-8000

Nova Lake-S ondersteunt naar verwachting native DDR5-8000 geheugen . Dit is een toename van 25% ten opzichte van de native DDR5-6400-ondersteuning van Arrow Lake-S . Om deze hogere frequenties te bereiken, worden mogelijk CUDIMM- en CQDIMM-standaarden gebruikt .

Lanceertijdlijn: een verschuiving naar CES 2027

Het lanceringsvenster voor Nova Lake-S is een aantal keren verschoven en lijkt nu niet eerder dan begin 2027 te vallen :

• Vroege lekken (2025): Richtten zich op een late 2026 of een breder 2026 lanceervenster .
• Februari 2026 Lek: Een vertraging naar CES 2027 werd gemeld door een prominente leaker .
• Computex 2026 gefluister (juni 2026): Industriebronnen suggereerden een Q1 2027 lancering, met de officiële aankondiging tijdens CES 2027 en de beschikbaarheid in de winkels een paar weken later . Sommige rapporten suggereren dat het 52-core vlaggenschip 2 tot 3 maanden na de initiële lancering van de 28-core modellen kan arriveren, mogelijk rond Computex 2027 .

Huidige stand van zaken: De meest consistente consensus op basis van lekken wijst op een Q1 2027 lanceringsevenement op CES 2027, met een daaropvolgende beschikbaarheid in de winkels . Intel heeft geen officiële datums bevestigd .

Belangrijke kanttekeningen

• Niets is officieel bevestigd door Intel. De eerste concrete details over de socket, moederborden en chipsets zijn nog steeds afkomstig van lekken .
• Lanceertijdlijnen zijn meerdere keren verschoven en kunnen nog steeds veranderen .
• De prestaties van de bLLC versus AMD's 3D V-Cache zijn nog volledig onbewezen totdat onafhankelijke benchmarks beschikbaar zijn .
• Sommige lekken spreken elkaar tegen wat betreft specifieke core-aantallen en SKU-namen. Beschouw de exacte details van de line-up daarom als speculatief .

bLLC staat voor Big Last-Level Cache. Lekken beschrijven het consequent als Intels directe antwoord op AMD's 3D V-Cache / X3D-technologie, bedoeld om een aanzienlijke boost te geven aan de L3-cache voor gaming en geheugengevoelige werkbelastingen . De cachegrootte is niet uniform; deze verschilt per SKU :

• Core Ultra 9 (vlaggenschip): Tot 288 MB bLLC, mogelijk gemaakt door een dual-tile ontwerp (2 × 144 MB dies) .
• Core Ultra 7: Tot 144 MB bLLC, vermoedelijk op een enkele compute tile .
• Details over bLLC voor de lagere Core Ultra 5- en Core Ultra 3-modellen zijn minder duidelijk, al suggereren sommige bronnen dat bLLC ook kan verschijnen in SKU's met een vergrendelde multiplier (non-K) .
• De plaatsing van de bLLC op de ringbus binnen elke compute tile is ook een opvallend architectonisch detail .
• Belangrijk: Intels prestatieclaims ten opzichte van AMD's X3D-line-up zijn nog niet geverifieerd door onafhankelijke benchmarks .

Core-configuraties en vermogensvarianten

Vlaggenschip – 52-core dual-tile ontwerp

De hoogste Nova Lake-S SKU heeft naar verluidt een dual-compute-tile ontwerp met in totaal 52 cores en 52 threads (hyperthreading zou voor deze generatie zijn geschrapt) . De lekken zijn het eens over deze configuratie :

• 16x 'Coyote Cove' prestatiecores (P-cores)
• 32x 'Arctic Wolf' efficiëntiecores (E-cores)
• 4x laagvermogen E-cores (LP-E)
• Totaal: 52 cores, 52 threads

Een eerder geruchte 42-core variant is later bijgesteld naar 44 cores . De nieuwere configuratie wordt beschreven als 16 P-cores, 24 E-cores en 4 LP-E cores . Deze wijziging zou een volledig geactiveerde compute tile vrijmaken die mogelijk in andere SKU's kan worden gebruikt .

Middenklasse – Single-tile ontwerpen

Onder het vlaggenschip worden single-compute-tile SKU's verwacht. Een prominente geruchte configuratie is een 28-core model, vaak omschreven als 8 P-cores + 16 E-cores + 4 LP-E cores . Deze modellen zouden naar verwachting de Core Ultra 7-branding krijgen en 144 MB bLLC bevatten . Ook wordt er een 24-core variant (4P+16E+4LPE) genoemd .

Instapmodellen

Details over de instapmodellen Core Ultra 5 en Core Ultra 3 zijn minder concreet, maar lekken suggereren configuraties zoals 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE en 4P+4E+4LPE . De meeste hiervan worden verwacht als single-tile onderdelen zonder bLLC . Het stroomverbruik voor deze lagere SKU's zou onder de 125W liggen .

Vermogen en thermische ruimte

Lekken geven aan dat thermisch beheer een belangrijk technisch aandachtspunt is voor het 52-core vlaggenschip . Op Computex 2026 werd gefluisterd dat de chip multi-core overclocking mogelijkheden zou hebben, wat aanzienlijke thermische headroom vereist . Specifieke TDP's zijn nog niet bevestigd door Intel .

Het bredere Nova Lake-S desktop-assortiment

De Nova Lake-S familie zal naar verwachting bestaan uit modellen van instap tot vlaggenschip, ingedeeld op basis van het aantal compute tiles, bLLC-cachegrootte en aantal cores :

De compute-silicium voor het vlaggenschip wordt naar verluidt geproduceerd op TSMC's N2P-procesknoop .

Platform: Socket, chipset en geheugen

LGA 1954-socket

Alle betrouwbare lekken wijzen op een nieuwe LGA 1954-socket voor Nova Lake-S, ter vervanging van de LGA 1851-socket van Arrow Lake-S . Dit betekent dat bestaande moederborden niet compatibel zijn .

900-serie chipsets

Het platform zal naar verwachting worden gelanceerd met Intel's 900-serie chipsets . Enthousiastelingen spreken specifiek over Z990- en Z970-moederborden, naast een mainstream B960-chipset .

Geheugenondersteuning – DDR5-8000

Nova Lake-S ondersteunt naar verwachting native DDR5-8000 geheugen . Dit is een toename van 25% ten opzichte van de native DDR5-6400-ondersteuning van Arrow Lake-S . Om deze hogere frequenties te bereiken, worden mogelijk CUDIMM- en CQDIMM-standaarden gebruikt .

Lanceertijdlijn: een verschuiving naar CES 2027

Het lanceringsvenster voor Nova Lake-S is een aantal keren verschoven en lijkt nu niet eerder dan begin 2027 te vallen :

• Vroege lekken (2025): Richtten zich op een late 2026 of een breder 2026 lanceervenster .
• Februari 2026 Lek: Een vertraging naar CES 2027 werd gemeld door een prominente leaker .
• Computex 2026 gefluister (juni 2026): Industriebronnen suggereerden een Q1 2027 lancering, met de officiële aankondiging tijdens CES 2027 en de beschikbaarheid in de winkels een paar weken later . Sommige rapporten suggereren dat het 52-core vlaggenschip 2 tot 3 maanden na de initiële lancering van de 28-core modellen kan arriveren, mogelijk rond Computex 2027 .

Huidige stand van zaken: De meest consistente consensus op basis van lekken wijst op een Q1 2027 lanceringsevenement op CES 2027, met een daaropvolgende beschikbaarheid in de winkels . Intel heeft geen officiële datums bevestigd .

Belangrijke kanttekeningen

• Niets is officieel bevestigd door Intel. De eerste concrete details over de socket, moederborden en chipsets zijn nog steeds afkomstig van lekken .
• Lanceertijdlijnen zijn meerdere keren verschoven en kunnen nog steeds veranderen .
• De prestaties van de bLLC versus AMD's 3D V-Cache zijn nog volledig onbewezen totdat onafhankelijke benchmarks beschikbaar zijn .
• Sommige lekken spreken elkaar tegen wat betreft specifieke core-aantallen en SKU-namen. Beschouw de exacte details van de line-up daarom als speculatief .