Transistor 2D Kini di Kilang: ASML, TSMC, dan Imec Capai Integrasi 50nm

Semua peranti difabrikasi pada wafer silikon 300mm yang sama menggunakan aliran integrasi berskala yang serasi dengan pemprosesan bahagian belakang . Pemilihan bahan pFET berasaskan tungsten adalah amat ketara, kerana Imec sebelum ini telah melaporkan prestasi pFET pemecah rekod menggunakan monolayer WSe₂ di IEDM 2025, mencapai arus pacuan setinggi 690µA/µm .

Angka utama: 'Contacted poly pitch' 50nm

Metrik utama adalah CPP 50nm yang dicapai untuk kedua-dua peranti nFET dan pFET . Dalam pembuatan cip, contacted poly pitch adalah salah satu ukuran paling kritikal bagi ketumpatan transistor dan penunjuk langsung betapa agresifnya anda boleh menskalakan proses logik.

Untuk meletakkannya dalam perspektif: nod silikon termaju industri hari ini beroperasi pada pic di bawah 50nm. Mendemonstrasikan transistor bahan 2D pada CPP 50nm pada wafer 300mm membuktikan bahawa bahan eksotik ini boleh bermain dalam liga yang sama, bukan sahaja dalam sampel penyelidikan kecil tetapi pada format wafer yang sama yang digunakan dalam kilang fabrikasi volum tinggi .

Tiga pencapaian penting dalam satu aliran integrasi

Kerja sama ini mencapai tiga keputusan spesifik yang boleh diukur yang menandakan kemajuan jelas melangkaui penyelidikan bahan 2D sebelumnya :

1. Peranti nFET dan pFET berskala pertama di dunia pada CPP 50nm atas wafer 300mm.
2. Kedua-dua polariti transistor menunjukkan arus luar keadaan (Ioff) yang sangat rendah pada voltan get sifar (Vg=0V).
3. Prestasi pFET menggunakan saluran WSe₂ menghampiri tahap peranti berskala makmal yang memecah rekod, mengesahkan pendekatan integrasi mengekalkan kualiti bahan.

Selain itu, kaedah integrasi seperti CMOS menghasilkan sehingga 94% transistor beroperasi (ditakrifkan sebagai Imax/Imin lebih besar daripada 10⁵) di seluruh wafer, mengesahkan proses itu adalah teguh dan stabil .

Proses yang membolehkannya

Apa yang membolehkan lonjakan ini dari makmal ke kilang? Konsortium itu membangunkan pendekatan integrasi novel yang direka khusus untuk transition metal dichalcogenides (TMD), kelas bahan 2D yang digunakan untuk saluran transistor . Aliran ini merangkumi beberapa modul proses utama yang kritikal untuk daya maju industri :

• Litografi EUV (extreme ultraviolet) untuk mencorakkan ciri-ciri kecil yang diperlukan untuk pic 50nm.
• Teknik pemindahan bahan TMDC yang sesuai untuk wafer penuh.
• Integrasi dielektrik tinggi-k untuk timbunan get.
• Pengasingan saluran dan langkah-langkah penggilapan mekanikal-kimia (CMP) termaju.

Gabungan alat proses semikonduktor standard dengan pengendalian bahan 2D yang disesuaikan inilah yang menjadikan hasil ini sebagai kejayaan pembuatan yang tulen, bukan sekadar demonstrasi sains bahan.

Dua halangan dipecahkan serentak

Untuk transistor 2D menggantikan silikon dalam cip logik, industri perlu mengatasi dua cabaran asas . Pertama, seseorang perlu membina aliran integrasi lengkap yang berfungsi pada wafer 300mm—standard untuk pengeluaran cip moden. Kedua, aliran itu perlu berfungsi untuk kedua-dua peranti jenis-n dan jenis-p pada dimensi ketat yang sama, kerana logik CMOS memerlukan pasangan pelengkap.

Kerja ASML-TSMC-Imec ini mengatasi kedua-dua halangan dalam satu demonstrasi. Dengan menggabungkan penyelidikan jangka panjang Imec ke dalam peranti berasaskan TMD dengan keupayaan litografi ASML dan kepakaran pembuatan TSMC, kumpulan itu menunjukkan bahawa transistor bahan 2D boleh difabrikasi, secara berskala, dengan pic yang diperlukan untuk nod logik masa depan .

Di mana ini sesuai dalam pelan hala tuju pasca-silikon

Ini bukan eksperimen sekali sahaja. Ia adalah kemuncak kepada kemajuan berterusan yang lebih panjang di seluruh industri.

Imec mula bekerja pada integrasi 300mm bahan FET 2D seawal 2018, apabila ia mula-mula mendemonstrasikan pertumbuhan langsung MOCVD bagi WS₂ pada wafer saiz penuh . Pada 2019, pusat penyelidikan itu menunjukkan transistor MoS₂ ultrabesar dengan panjang saluran serendah 30nm . Menjelang 2020, Imec secara rasmi memperkenalkan bahan 2D ke dalam pelan hala tuju penskalaan logiknya, mengunjurkan pengenalannya dari nod A7 dan seterusnya .

Baru-baru ini, Intel Foundry dan Imec secara berasingan mendemonstrasikan integrasi serasi kilang 300mm bagi modul 2DFET kritikal termasuk sesentuh sumber/saliran dan timbunan get di IEDM 2025 . Di persidangan yang sama, kerjasama Imec dengan TSMC menghasilkan prestasi pFET pemecah rekod pada saluran WSe₂, meletakkan asas bahan untuk kejayaan 2026 .

Hasil ASML-TSMC-Imec yang diterbitkan pada Jun 2026 menarik semua benang ini bersama ke dalam satu demonstrasi lengkap transistor 2D pelengkap pada pic yang relevan kilang pada wafer pengeluaran. Skim integrasi ini dijangka boleh diaplikasi bukan sahaja kepada bahan TMD yang digunakan dalam kerja ini—MoS₂, WS₂, dan WSe₂—tetapi kepada bahan saluran 2D lain juga .

Apa yang akan datang seterusnya

Kejayaan ini didedahkan sebagai kertas kerja T1.3 di simposium VLSI 2026, bertajuk “First EUV–enabled Integration Route for 50nm Pitch N and PMOS Transistors with 2D Materials Channel from a 300mm Fab” . Walaupun ciri-ciri peranti ini memberangsangkan, ini kekal sebagai demonstrasi penyelidikan, bukan produk komersial. Prestasi dan kebolehpercayaan masih perlu dibuktikan pada pic yang lebih ketat, dan industri masih belum menyeragamkan timbunan bahan 2D yang tepat untuk nod masa depan.

Tetapi signifikasinya adalah jelas: buat pertama kalinya, industri semikonduktor mempunyai bukti nyata bahawa transistor 2D boleh mengikut laluan pembuatan yang sama seperti silikon. Perlumbaan ke logik pasca-silikon baru sahaja menjadi nyata.