Lompatan Menegak Samsung: Transistor Tindanan 3D Pertama Dunia dengan Jarak Get 42nm Pecah Rekod

Samsung telah membayangkan semula struktur asas sebuah transistor logik secara fundamental, dan dunia semikonduktor telah memberi perhatian. Pada Simposium VLSI 2026, Pusat R&D Semikonduktor syarikat itu mendedahkan Transistor Kesan Medan Tindanan 3D (3DSFET) berfungsi pertama dalam industri, sekaligus meraih Anugerah Kertas Terbaik yang berprestij daripada lebih 1,000 penyerahan kertas kerja . Ini bukan sekadar peningkatan penskalaan kecil; ia adalah satu anjakan paradigma daripada mendatar kepada menegak, menjanjikan penembusan terhadap dinding fizikal yang selama ini menghimpit reka bentuk cip tradisional.

Inti pati pencapaian ini terletak pada jarak get 42 nanometer yang memecah rekod, satu metrik yang mentakrifkan lebar mendatar bagi satu transistor. Penanda aras industri sebelum ini adalah 48nm, menjadikan ini satu lonjakan ketara dalam ketumpatan . Lebih penting lagi, Samsung mencapai ini bukan dengan menjadikan transistor konvensional lebih kecil, tetapi dengan membinanya ke atas.

Meloloskan Diri dari Perangkap Mendatar

Selama beberapa dekad, kemajuan cip logik adalah kisah tentang pengecilan dimensi transistor untuk memuatkan lebih banyak kuasa ke dalam kawasan silikon yang sama. Walau bagaimanapun, penskalaan mendatar ini telah menemui kesesakan fundamental. Untuk mencegah gangguan elektrik antara transistor jenis-N (NMOS) dan jenis-P (PMOS) yang diletakkan bersebelahan, satu lapisan pengasingan fizikal diperlukan. Lapisan penebat ini tidak boleh dinipiskan selama-lamanya tanpa risiko crosstalk dan degradasi prestasi, yang secara efektif meletakkan had sukar pada betapa rapat transistor boleh disusun .

Inovasi Samsung adalah untuk mengelak terus masalah tersebut. Daripada meletakkan transistor NMOS dan PMOS bersebelahan, seni bina 3DSFET baharu menindannya secara menegak. Ini bermakna lapisan pengasingan kritikal antara kedua-dua jenis transistor menjadi struktur menegak, yang tidak menggunakan sebarang kawasan permukaan tambahan pada cip. Secara teorinya, pendekatan ini boleh menggandakan ketumpatan transistor dalam jejak yang sama tanpa menolak had pengasingan mendatar .

Inovasi Teras: Kepingan Nano Tiga Lapisan dan Rekod 42nm

Pelaksanaan praktikal visi menegak ini adalah satu kejayaan dalam bidang sains bahan dan kejuruteraan ketepatan. Pasukan Samsung tidak hanya menindan dua transistor ringkas di atas satu sama lain. 3DSFET mereka menggunakan saluran kepingan nano tiga lapisan untuk kedua-dua transistor atas (jenis-P) dan bawah (jenis-N), menjadikan jumlah keseluruhan enam kepingan nano pada satu wafer. Ini mewakili bilangan kepingan nano tertindan tertinggi yang pernah didemonstrasikan dalam FET tertindan 3D atau FET pelengkap (CFET) . Seni bina kepingan nano sedia ada sudah menyediakan kawalan elektrostatik yang unggul ke atas arus, dan menggabungkannya dengan tindanan menegak mencipta sinergi yang kuat untuk prestasi dan kecekapan kuasa.

Untuk mencapai ini, para jurutera terpaksa menyelesaikan cabaran kritikal pengasingan elektrik. Transistor yang bersebelahan secara menegak memerlukan penghalang penebat yang sempurna untuk berfungsi secara bebas. Pasukan tersebut memperkenalkan lapisan dielektrik perantaraan berkualiti tinggi di antara peranti atas dan bawah. Penebat menegak inilah kunci yang membuka integrasi padat, menghapuskan crosstalk yang sebaliknya akan menjadikan reka bentuk tidak berfungsi .

Hasilnya adalah peranti yang beroperasi sepenuhnya dengan jarak get 42nm, yang terkecil dalam rekod awam. Wookhyun Kwon, seorang pakar dari pasukan Logic TD Samsung, menjelaskan bahawa walaupun penyelidikan sebelumnya melaporkan dimensi yang lebih kecil, angka 42nm adalah yang terkecil pernah dicapai dalam struktur transistor yang telah difabrikasi .

Pengiktirafan Bertaraf Anugerah

Kepentingan kerja ini segera diiktiraf oleh komuniti akademik dan industri di Simposium VLSI, salah satu daripada tiga persidangan semikonduktor teratas dunia. Kertas kerja bertajuk "First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications" yang dikarang oleh Donghoon Hwang dan rakan-rakannya, mencapai skor ulasan 8.29 daripada 10, yang tertinggi di antara semua penyerahan . Skor luar biasa ini memberikannya kedua-dua Anugerah Kertas Terbaik dan pengiktirafan sebagai Sorotan Teknologi simposium tersebut .

Jalan ke Hadapan untuk Cip AI dan HPC

Samsung membayangkan seni bina 3DSFET sebagai teknologi asas untuk masa depan semikonduktor logik berprestasi tinggi, secara khusus menyasarkan permintaan ekstrem aplikasi kecerdasan buatan (AI) dan pengkomputeran berprestasi tinggi (HPC) generasi akan datang di mana ketumpatan transistor adalah tuas prestasi yang kritikal .

Walau bagaimanapun, adalah penting untuk melihat ini sebagai bukti konsep yang monumental dan bukannya pengumuman produk. Kerja ini kini berada di peringkat demonstrasi. Pasukan Logic TD Samsung telah menyatakan bahawa ia akan meneruskan penyelidikan dengan matlamat akhirnya ke arah pengkomersialan, tetapi tiada garis masa pengeluaran besar-besaran dinyatakan. Pembangunan signifikan masih diperlukan untuk menukar demonstrasi peranti tunggal ini menjadi proses boleh-keluaran secara besar-besaran dengan hasil tinggi . Walaupun jalan masih panjang, Samsung telah memberikan jawapan yang konkrit dan disahkan kepada persoalan apa yang datang selepas era kepingan nano: naik ke atas.