TSMC Dilapor Sasar 110,000 Wafer 2nm dan 210,000 Wafer 3nm Sebulan Menjelang Pertengahan 2027

Laporan rantaian bekalan menunjukkan TSMC sedang mempercepat pengeluaran cip paling maju bagi memenuhi permintaan berterusan daripada pelanggan kecerdasan buatan (AI) dan pengkomputeran berprestasi tinggi (HPC). Angka yang paling menonjol ialah sasaran 110,000 wafer 2nm sebulan dan 210,000 wafer 3nm sebulan menjelang pertengahan 2027. Namun, ini ialah angka yang dilaporkan media berasaskan sumber rantaian bekalan — bukan panduan kapasiti yang disahkan TSMC secara langsung. 1719

Sasaran kapasiti yang dilaporkan bagi pertengahan 2027

Menurut laporan rantaian bekalan yang dipetik TrendForce, kapasiti bulanan 2nm TSMC dijangka meningkat daripada kira-kira 90,000 wafer pada akhir 2026 kepada 110,000 wafer menjelang pertengahan 2027, bersamaan peningkatan sekitar 22%. Bagi 3nm pula, kapasiti dilaporkan meningkat daripada lebih 180,000 wafer sebulan kepada 210,000 wafer, atau lebih 16% dalam tempoh yang sama. 17

Dalam perbandingan lebih panjang, kapasiti 3nm dikatakan berkembang daripada sekitar 120,000–130,000 wafer sebulan pada akhir 2025 kepada 210,000 pada pertengahan 2027. Jika tercapai, itu mewakili peningkatan kira-kira 70%. 20

Wafer ialah cakera silikon yang menjadi asas pembuatan cip; satu wafer kemudiannya boleh dipotong menjadi banyak cip. Justeru, angka kapasiti wafer memberi gambaran skala pengeluaran, tetapi tidak terus menyamai jumlah cip siap kerana saiz reka bentuk cip dan hasil pengeluaran berbeza-beza.

Taiwan kekal teras, Arizona dan Jepun meluaskan jejak pengeluaran

Taiwan masih menjadi pusat utama bagi peningkatan kapasiti jangka dekat. Laporan menyenaraikan Fab 22 di Kaohsiung dalam pengembangan N2/A16, sementara Fab 20 di Hsinchu turut meningkatkan kapasiti N2 dan A16. 51

Bagi 3nm, TSMC dilaporkan menukar sebahagian peralatan sedia ada 5nm di Taiwan untuk digunakan dalam pengeluaran 3nm. Penggunaan semula dan konfigurasi semula prasarana yang telah layak digunakan boleh mempercepat penambahan output berbanding hanya membina fab baharu, walaupun TSMC belum menghuraikan pembahagian peralatan mengikut kemudahan secara terbuka. 24

Jejak pengeluaran luar negara juga semakin meluas:

• Arizona, Amerika Syarikat: Fab pertama sudah memulakan pengeluaran 4nm. Fasa seterusnya dirancang untuk teknologi kelas 3nm, 2nm dan A16. TSMC juga mengumumkan tambahan pelaburan AS$100 bilion bagi lebih banyak fab wafer di AS serta kapasiti pembungkusan termaju. 4538
• Kumamoto, Jepun: Operasi TSMC berkembang dengan fab kedua yang dijangka menyokong teknologi sehingga 3nm, menurut laporan mengenai pelan hala tuju pembuatannya. 51
• Tambahan 3nm yang dilaporkan: Satu laporan berasingan menyatakan TSMC menambah kemudahan 3nm di Taiwan, Arizona dan Jepun, di samping menukar peralatan di Taiwan. 33

Bahagian kapasiti yang bakal datang daripada setiap lokasi serta jadual tepatnya belum jelas. Kesimpulan paling kukuh ialah Taiwan kekal pusat ramp pengeluaran segera, manakala Arizona dan Jepun memperluas asas pembuatan TSMC di luar Taiwan dari semasa ke semasa.

Permintaan AI mendorong kitaran pelaburan

TSMC menaikkan pelan perbelanjaan modalnya bagi 2026 kepada AS$60 bilion hingga AS$64 bilion, dengan merujuk kepada permintaan struktur berbilang tahun daripada AI dan HPC. Syarikat itu turut menyatakan ia mempercepat jejak pembuatan globalnya, termasuk fab teknologi termaju dan pembungkusan termaju di Taiwan serta pengembangan di Arizona, Jepun dan Jerman. 38

Perbelanjaan ini penting kerana menambah bekalan nod termaju bukan sekadar membina ruang kilang. Ia memerlukan mesin litografi, peralatan proses, bahan yang memenuhi spesifikasi, pembelajaran untuk meningkatkan hasil pengeluaran, serta kapasiti pembungkusan yang mampu seiring dengan pemproses AI yang semakin besar dan kompleks.

CoWoS: Pembungkusan turut menjadi kekangan utama

Bagi banyak pemecut AI, die logik termaju sahaja tidak mencukupi. Ia perlu disambungkan kepada memori jalur lebar tinggi melalui pembungkusan canggih. Sebab itu pengembangan CoWoS — singkatan bagi Chip on Wafer on Substrate — berkait rapat dengan rancangan pengeluaran wafer TSMC.

TrendForce melaporkan kapasiti CoWoS boleh kira-kira berganda menjelang 2028, tetapi ini juga anggaran berasaskan rantaian bekalan dan bukannya sasaran yang disahkan terus oleh TSMC. 17 Secara berasingan, TSMC berkata kapasiti CoWoSnya diramalkan berkembang pada kadar pertumbuhan tahunan terkumpul melebihi 80% dari 2022 hingga 2027. 45

Arizona pula dijangka menjadi sebahagian daripada rangkaian pembungkusan ini. Seorang eksekutif TSMC memberitahu Reuters bahawa syarikat itu merancang membuka kilang pembungkusan cip di Arizona menjelang 2029. 47

Selepas 2nm: A14, A13, A12 dan N2U

Hala tuju teknologi awam TSMC menjangkau melangkaui keluarga N2:

• A14: Proses kelas 1.4nm ini dijadualkan memasuki pengeluaran pada 2028. 11
• A13: Proses kelas 1.3nm disasarkan pada 2029 dan digambarkan sebagai terbitan A14 untuk aplikasi berorientasikan peranti pelanggan. 10
• A12: Turut disasarkan pada 2029, A12 membina laluan A16 bagi HPC dan AI serta menggunakan penghantaran kuasa dari bahagian belakang cip. 10
• N2U: Sambungan keluarga N2 ini turut dirancang untuk 2028. 10

Oleh itu, pengembangan 2nm dan 3nm yang dilaporkan bukan hanya respons kapasiti jangka pendek. Ia juga membina asas pembuatan untuk peralihan TSMC kepada beberapa generasi proses bawah 2nm yang seterusnya.

Kerjasama ASML dan fotomask 12 inci

TSMC dan ASML secara rasmi melancarkan inisiatif industri untuk mengalihkan litografi EUV bukaan angka tinggi (High-NA EUV) daripada fotomask 6 inci masa kini kepada fotomask 12 inci. Sasaran mereka ialah barisan rintis mask 12 inci pada 2031 dan kesediaan sistem litografi bagi pengeluaran nod termaju pada 2033. 2

High-NA EUV boleh memasuki pengeluaran dengan mask 6 inci yang ada terlebih dahulu. Peralihan kepada mask lebih besar bertujuan meningkatkan produktiviti fab, mengurangkan kos pembuatan cip dan menangani kekangan stitching — proses mencantum corak pendedahan litografi. 2 Laporan menyatakan TSMC merancang pengeluaran volum tinggi menggunakan High-NA EUV bermula 2030, iaitu selepas pencapaian pengeluaran A14, A13 dan A12 yang telah diumumkan; ini bermakna teknologi itu bukan prasyarat bagi nod awal tersebut. 311

Perkara utama untuk diperhatikan

Gambar besarnya jelas: TSMC melabur serentak dalam fab wafer dan pembungkusan termaju untuk melayani permintaan AI serta HPC yang dijangka berpanjangan. Kenaikan perbelanjaan modal, peluasan Arizona dan hala tuju teknologi jangka panjangnya telah diumumkan atau dilaporkan secara terbuka. 384711

Namun, sasaran bulanan 90,000 kepada 110,000 wafer bagi 2nm, dan lebih 180,000 kepada 210,000 wafer bagi 3nm, kekal sebagai laporan rantaian bekalan. Ia berguna sebagai petunjuk tentang skala dan rentak yang dijangka hingga pertengahan 2027, tetapi tidak wajar dianggap sebagai panduan kapasiti rasmi TSMC selagi syarikat itu tidak mengesahkannya sendiri. 1719