Data pengeluaran dari kertas Hukum Skala Tau

Huawei mendedahkan bahawa dalam tempoh enam tahun lalu, mereka telah mereka bentuk dan mengeluarkan secara besar-besaran 381 cip berdasarkan Hukum Skala Tau, yang digunakan dalam telefon pintar, pemecut AI, elektronik automotif, dan infrastruktur . Angka utama yang dilaporkan untuk Kirin 2026 termasuk:

• Ketumpatan transistor: 238 juta transistor per milimeter persegi (MTr/mm²), peningkatan 53.5–55% daripada generasi sebelumnya iaitu 155 MTr/mm² pada nod proses yang sama .
• Peningkatan kecekapan tenaga: 40–41% penambahbaikan dalam kecekapan kuasa teras prestasi .
• Frekuensi jam puncak: Kira-kira 3.1 GHz untuk teras prestasi .
• Sasaran hala tuju: Menjelang 2031, Huawei menjangkakan cip berprestasi tinggi berdasarkan Hukum Skala Tau akan mencapai ketumpatan transistor setara dengan nod proses 1.4 nm (14 Å) .

Bagaimana LogicFolding menambah baik perambatan isyarat pada jarak sambungan 1.5 µm

LogicFolding adalah seni bina cip 3D yang 'melipat' litar logik daripada satu lapisan planar kepada dua atau lebih lapisan aktif yang disusun secara menegak . Mekanisme utama berfungsi melalui dua inovasi yang saling berkaitan:

• Pendawaian laluan kritikal yang dipendekkan: Dengan mengagihkan laluan logik kritikal merentasi lapisan yang disusun, jarak fizikal yang perlu dilalui isyarat dikurangkan secara drastik, memotong lengah resistif-kapasitif (RC), yang merupakan komponen dominan masa perambatan isyarat .
• Jarak sambungan hibrid ultra-halus 1.5 µm: Kirin 2026 Huawei menggunakan seni bina 3D dengan jarak sambungan 1.5 µm yang dihasilkan oleh ikatan hibrid wafer-ke-wafer termaju . Ini menyediakan berbanding TSV (through-silicon vias) biasa, membolehkan pemisahan seni bina yang lebih terperinci merentasi dadu dan seterusnya mengoptimumkan laluan .

Kesan gabungan ini secara langsung memampatkan pemalar masa τ (lengah perambatan isyarat)—sasaran pengoptimuman utama Hukum Skala Tau—tanpa bergantung pada geometri transistor yang lebih kecil . He Tingbo menyatakan bahawa walaupun generasi sebelumnya mengambil masa tiga tahun untuk meningkatkan ketumpatan dari 126 ke 155 MTr/mm², LogicFolding berjaya melonjak ke 238 MTr/mm² dalam satu generasi .

Ketumpatan transistor tanpa nod proses yang lebih kecil

Huawei mencapai 238 juta transistor per milimeter persegi (MTr/mm²) pada cip Kirin 2026 tanpa beralih ke nod pembuatan yang lebih kecil . Ketumpatan ini setanding dengan proses 3 nm TSMC dan nod 18A Intel, dicapai pada infrastruktur fabrikasi China sedia ada yang dipercayai secara meluas sebagai proses berasaskan DUV kelas 7nm SMIC .

Bagaimana strategi ini membantu Huawei memintas sekatan eksport EUV AS

Kawalan eksport AS menghalang Huawei daripada membeli mesin lithografi EUV (ultraungu ekstrem) ASML, yang diperlukan untuk membentuk ciri transistor terkecil di bawah 7 nm. Strategi Huawei memintas kekangan ini melalui beberapa taktik yang saling berkaitan:

• Mengubah metrik: Hukum Skala Tau menggantikan skala geometri (Hukum Moore) dengan skala masa, mengoptimumkan lengah perambatan isyarat (τ) melalui inovasi seni bina dan 3D, bukan pengecutan lithografi .
• Peningkatan ketumpatan bebas lithografi: Peningkatan ketumpatan LogicFolding datang daripada penyusunan menegak dan penyambung yang lebih pendek, bukan daripada fotolitografi yang lebih halus. Ini membolehkan Huawei mengekstrak lebih banyak prestasi daripada nod proses sedia ada yang serasi dengan sekatan .
• Ikatan hibrid sebagai pengganti EUV: Jarak ikatan hibrid 1.5 µm Huawei menyampaikan sambungan menegak yang tumpat tanpa memerlukan peralatan EUV. Firma penganalisis SemiAnalysis menyatakan bahawa ini seolah-olah melangkaui pesaing dalam teknologi ikatan hibrid termaju .
• Hala tuju 2031 ke setara 1.4 nm: Dengan memperhalusi integrasi 3D gaya LogicFolding, Huawei mendakwa dapat mencapai ketumpatan transistor setara dengan proses 1.4 nm menjelang 2031 tanpa pernah mengakses alat EUV .

Ketua Pegawai Eksekutif NVIDIA, Jensen Huang, mengulas bahawa Hukum Skala Tau mewakili "satu kejayaan" tetapi menambah bahawa ia "tidak mengancam TSMC" .

Amaran penting: Tiada pengesahan bebas

Huawei belum menerbitkan data penandaarasan bebas atau mendedahkan kilang China tertentu (yang dipercayai secara meluas adalah SMIC) yang mengeluarkan Kirin 2026 . Beberapa penganalisis dan penerbitan, termasuk The Register dan Tech Times, telah menyatakan bahawa tuntutan ini harus ditangani dengan berhati-hati sehingga ujian pihak ketiga mengesahkan prestasi . Sehingga pengesahan sedemikian muncul, angka yang dilaporkan masih merupakan pencirian Huawei sendiri.

Data pengeluaran dari kertas Hukum Skala Tau

Huawei mendedahkan bahawa dalam tempoh enam tahun lalu, mereka telah mereka bentuk dan mengeluarkan secara besar-besaran 381 cip berdasarkan Hukum Skala Tau, yang digunakan dalam telefon pintar, pemecut AI, elektronik automotif, dan infrastruktur . Angka utama yang dilaporkan untuk Kirin 2026 termasuk:

• Ketumpatan transistor: 238 juta transistor per milimeter persegi (MTr/mm²), peningkatan 53.5–55% daripada generasi sebelumnya iaitu 155 MTr/mm² pada nod proses yang sama .
• Peningkatan kecekapan tenaga: 40–41% penambahbaikan dalam kecekapan kuasa teras prestasi .
• Frekuensi jam puncak: Kira-kira 3.1 GHz untuk teras prestasi .
• Sasaran hala tuju: Menjelang 2031, Huawei menjangkakan cip berprestasi tinggi berdasarkan Hukum Skala Tau akan mencapai ketumpatan transistor setara dengan nod proses 1.4 nm (14 Å) .

Bagaimana LogicFolding menambah baik perambatan isyarat pada jarak sambungan 1.5 µm

LogicFolding adalah seni bina cip 3D yang 'melipat' litar logik daripada satu lapisan planar kepada dua atau lebih lapisan aktif yang disusun secara menegak . Mekanisme utama berfungsi melalui dua inovasi yang saling berkaitan:

• Pendawaian laluan kritikal yang dipendekkan: Dengan mengagihkan laluan logik kritikal merentasi lapisan yang disusun, jarak fizikal yang perlu dilalui isyarat dikurangkan secara drastik, memotong lengah resistif-kapasitif (RC), yang merupakan komponen dominan masa perambatan isyarat .
• Jarak sambungan hibrid ultra-halus 1.5 µm: Kirin 2026 Huawei menggunakan seni bina 3D dengan jarak sambungan 1.5 µm yang dihasilkan oleh ikatan hibrid wafer-ke-wafer termaju . Ini menyediakan berbanding TSV (through-silicon vias) biasa, membolehkan pemisahan seni bina yang lebih terperinci merentasi dadu dan seterusnya mengoptimumkan laluan .

Kesan gabungan ini secara langsung memampatkan pemalar masa τ (lengah perambatan isyarat)—sasaran pengoptimuman utama Hukum Skala Tau—tanpa bergantung pada geometri transistor yang lebih kecil . He Tingbo menyatakan bahawa walaupun generasi sebelumnya mengambil masa tiga tahun untuk meningkatkan ketumpatan dari 126 ke 155 MTr/mm², LogicFolding berjaya melonjak ke 238 MTr/mm² dalam satu generasi .

Ketumpatan transistor tanpa nod proses yang lebih kecil

Huawei mencapai 238 juta transistor per milimeter persegi (MTr/mm²) pada cip Kirin 2026 tanpa beralih ke nod pembuatan yang lebih kecil . Ketumpatan ini setanding dengan proses 3 nm TSMC dan nod 18A Intel, dicapai pada infrastruktur fabrikasi China sedia ada yang dipercayai secara meluas sebagai proses berasaskan DUV kelas 7nm SMIC .

Bagaimana strategi ini membantu Huawei memintas sekatan eksport EUV AS

Kawalan eksport AS menghalang Huawei daripada membeli mesin lithografi EUV (ultraungu ekstrem) ASML, yang diperlukan untuk membentuk ciri transistor terkecil di bawah 7 nm. Strategi Huawei memintas kekangan ini melalui beberapa taktik yang saling berkaitan:

• Mengubah metrik: Hukum Skala Tau menggantikan skala geometri (Hukum Moore) dengan skala masa, mengoptimumkan lengah perambatan isyarat (τ) melalui inovasi seni bina dan 3D, bukan pengecutan lithografi .
• Peningkatan ketumpatan bebas lithografi: Peningkatan ketumpatan LogicFolding datang daripada penyusunan menegak dan penyambung yang lebih pendek, bukan daripada fotolitografi yang lebih halus. Ini membolehkan Huawei mengekstrak lebih banyak prestasi daripada nod proses sedia ada yang serasi dengan sekatan .
• Ikatan hibrid sebagai pengganti EUV: Jarak ikatan hibrid 1.5 µm Huawei menyampaikan sambungan menegak yang tumpat tanpa memerlukan peralatan EUV. Firma penganalisis SemiAnalysis menyatakan bahawa ini seolah-olah melangkaui pesaing dalam teknologi ikatan hibrid termaju .
• Hala tuju 2031 ke setara 1.4 nm: Dengan memperhalusi integrasi 3D gaya LogicFolding, Huawei mendakwa dapat mencapai ketumpatan transistor setara dengan proses 1.4 nm menjelang 2031 tanpa pernah mengakses alat EUV .

Ketua Pegawai Eksekutif NVIDIA, Jensen Huang, mengulas bahawa Hukum Skala Tau mewakili "satu kejayaan" tetapi menambah bahawa ia "tidak mengancam TSMC" .

Amaran penting: Tiada pengesahan bebas

Huawei belum menerbitkan data penandaarasan bebas atau mendedahkan kilang China tertentu (yang dipercayai secara meluas adalah SMIC) yang mengeluarkan Kirin 2026 . Beberapa penganalisis dan penerbitan, termasuk The Register dan Tech Times, telah menyatakan bahawa tuntutan ini harus ditangani dengan berhati-hati sehingga ujian pihak ketiga mengesahkan prestasi . Sehingga pengesahan sedemikian muncul, angka yang dilaporkan masih merupakan pencirian Huawei sendiri.