Peletakan bLLC pada gelangbas (ringbus) dalam setiap tile pengkomputeran juga merupakan butiran seni bina yang ketara H. Tuntutan prestasi Intel terhadap barisan X3D AMD masih belum disahkan oleh penanda aras bebas TT.
SKU Nova Lake-S tertinggi dilaporkan menampilkan reka bentuk dwi-tile dengan jumlah 52 teras dan 52 benang (hyperthreading dilaporkan digugurkan untuk generasi ini) WYI. Kebocoran bersetuju mengenai konfigurasi ini WYI:
Varian 42 teras yang dikhabarkan sebelum ini kemudiannya dilaporkan dinaik taraf kepada 44 teras WIT. Konfigurasi baharu ini digambarkan sebagai 16 P-core, 24 E-core, dan 4 LP-E core WI. Perubahan ini dipercayai membebaskan satu tile pengkomputeran yang boleh digunakan sepenuhnya untuk SKU lain T.
Di bawah flagship, SKU tile pengkomputeran tunggal dijangka. Konfigurasi yang sering dikhabarkan ialah bahagian 28 teras, yang sering dilaporkan sebagai 8 P-core + 16 E-core + 4 LP-E core WTT. Bahagian ini dijangka membawa jenama Core Ultra 7 dan menampilkan 144 MB bLLC LF. Konfigurasi lain, mungkin bahagian 24 teras (4P+16E+4LPE), juga telah disebut IT.
Butiran untuk model Core Ultra 5 dan Core Ultra 3 peringkat permulaan kurang konkrit, tetapi kebocoran mencadangkan konfigurasi seperti 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE, dan 4P+4E+4LPE WPI. Kebanyakan ini dijangka bahagian tile tunggal tanpa bLLC L. Penggunaan kuasa untuk SKU peringkat rendah ini dikhabarkan di bawah 125W LP.
Kebocoran menunjukkan bahawa pengurusan kuasa dan terma adalah fokus kejuruteraan utama untuk flagship 52 teras IL. Di Computex 2026, gosip industri mencadangkan cip ini akan menampilkan keupayaan overclocking berbilang teras, memerlukan ruang terma yang ketara I. TDP khusus masih belum disahkan oleh Intel I.
Keluarga Nova Lake-S dijangka merangkumi dari peringkat permulaan hingga flagship, dibahagikan mengikut bilangan tile pengkomputeran, saiz cache bLLC, dan jumlah teras WLF:
| Segmen | Konfigurasi Teras Bocor | Cache bLLC | Nota |
|---|---|---|---|
| Core Ultra 9 | 16P + 32E + 4LPE (52 teras) | 288 MB | Dwi-tile, flagship LWH |
| Core Ultra 7 | 8P + 16E + 4LPE (28 teras) | 144 MB | Tile tunggal, tinggi LFT |
| Core Ultra 5 | 8P + 12E/16E + 4LPE (24-28 teras) | Tidak jelas / Tiada | Julat pertengahan, mungkin SKU tanpa bLLC WI |
| Core Ultra 3 | 4P + 4E/8E + 4LPE (12-16 teras) | Tiada | Peringkat permulaan, kuasa rendah WP |
Semua kebocoran yang boleh dipercayai menunjukkan soket LGA 1954 baharu untuk Nova Lake-S, menggantikan LGA 1851 yang digunakan oleh Arrow Lake-S IFE. Ini bermakna papan induk sedia ada tidak akan serasi IT.
Platform ini dijangka dilancarkan dengan chipset siri 900 Intel IIL. Gosip peringkat peminat secara khusus menyebut papan Z990 dan Z970, bersama chipset arus perdana B960 WILF.
Nova Lake-S dijangka menyokong memori DDR5-8000 secara asli IFT. Ini mewakili peningkatan 25% berbanding sokongan DDR5-6400 asli Arrow Lake-S T. Modul memori mungkin menggunakan piawaian CUDIMM dan CQDIMM untuk mencapai frekuensi yang lebih tinggi ini F.
Tetingkap pelancaran untuk Nova Lake-S telah menjadi sasaran yang berubah-ubah, beralih dari akhir 2026 ke awal 2027, berdasarkan pelbagai laporan kebocoran TIT:
Bacaan semasa: Konsensus kebocoran yang paling konsisten menunjuk kepada acara pelancaran Q1 2027 di CES 2027, dengan ketersediaan runcit menyusul I. Intel belum mengesahkan secara rasmi sebarang tarikh I.