Intel Nova Lake-S: Lompatan Seni Bina Besar dengan 52 Teras, Cache 288 MB, dan Soket Baru

• Core Ultra 9 (Flagship): Sehingga 288 MB bLLC, dicapai melalui reka bentuk dwi-tile (2 × 144 MB die) .
• Core Ultra 7: Sehingga 144 MB bLLC, mungkin pada satu tile pengkomputeran .
• Butiran bLLC untuk Core Ultra 5 dan Core Ultra 3 peringkat rendah kurang disokong oleh kebocoran yang ada, walaupun beberapa laporan mencadangkan bLLC mungkin turut hadir dalam SKU pengganda terkunci (non-K) .

Peletakan bLLC pada gelangbas (ringbus) dalam setiap tile pengkomputeran juga merupakan butiran seni bina yang ketara . Tuntutan prestasi Intel terhadap barisan X3D AMD masih belum disahkan oleh penanda aras bebas .

Konfigurasi Teras dan Varian Kuasa

Flagship — Reka Bentuk Dwi-Tile 52 Teras

SKU Nova Lake-S tertinggi dilaporkan menampilkan reka bentuk dwi-tile dengan jumlah 52 teras dan 52 benang (hyperthreading dilaporkan digugurkan untuk generasi ini) . Kebocoran bersetuju mengenai konfigurasi ini :

• 16x teras prestasi "Coyote Cove" (P-core)
• 32x teras kecekapan "Arctic Wolf" (E-core)
• 4x teras E berkuasa rendah (LP-E)
• Jumlah: 52 teras, 52 benang

Varian 42 teras yang dikhabarkan sebelum ini kemudiannya dilaporkan dinaik taraf kepada 44 teras . Konfigurasi baharu ini digambarkan sebagai 16 P-core, 24 E-core, dan 4 LP-E core . Perubahan ini dipercayai membebaskan satu tile pengkomputeran yang boleh digunakan sepenuhnya untuk SKU lain .

Julat Pertengahan — Reka Bentuk Tile Tunggal

Di bawah flagship, SKU tile pengkomputeran tunggal dijangka. Konfigurasi yang sering dikhabarkan ialah bahagian 28 teras, yang sering dilaporkan sebagai 8 P-core + 16 E-core + 4 LP-E core . Bahagian ini dijangka membawa jenama Core Ultra 7 dan menampilkan 144 MB bLLC . Konfigurasi lain, mungkin bahagian 24 teras (4P+16E+4LPE), juga telah disebut .

Peringkat Permulaan

Butiran untuk model Core Ultra 5 dan Core Ultra 3 peringkat permulaan kurang konkrit, tetapi kebocoran mencadangkan konfigurasi seperti 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE, dan 4P+4E+4LPE . Kebanyakan ini dijangka bahagian tile tunggal tanpa bLLC . Penggunaan kuasa untuk SKU peringkat rendah ini dikhabarkan di bawah 125W .

Kuasa dan Ruang Terma

Kebocoran menunjukkan bahawa pengurusan kuasa dan terma adalah fokus kejuruteraan utama untuk flagship 52 teras . Di Computex 2026, gosip industri mencadangkan cip ini akan menampilkan keupayaan overclocking berbilang teras, memerlukan ruang terma yang ketara . TDP khusus masih belum disahkan oleh Intel .

Barisan Desktop Nova Lake-S Secara Keseluruhan

Keluarga Nova Lake-S dijangka merangkumi dari peringkat permulaan hingga flagship, dibahagikan mengikut bilangan tile pengkomputeran, saiz cache bLLC, dan jumlah teras :

Silikon pengkomputeran untuk flagship dilaporkan akan dihasilkan pada nod proses TSMC N2P .

Platform: Soket, Chipset, dan Memori

Soket LGA 1954

Semua kebocoran yang boleh dipercayai menunjukkan soket LGA 1954 baharu untuk Nova Lake-S, menggantikan LGA 1851 yang digunakan oleh Arrow Lake-S . Ini bermakna papan induk sedia ada tidak akan serasi .

Chipset Siri 900

Platform ini dijangka dilancarkan dengan chipset siri 900 Intel . Gosip peringkat peminat secara khusus menyebut papan Z990 dan Z970, bersama chipset arus perdana B960 .

Sokongan Memori — DDR5-8000

Nova Lake-S dijangka menyokong memori DDR5-8000 secara asli . Ini mewakili peningkatan 25% berbanding sokongan DDR5-6400 asli Arrow Lake-S . Modul memori mungkin menggunakan piawaian CUDIMM dan CQDIMM untuk mencapai frekuensi yang lebih tinggi ini .

Garis Masa Pelancaran: Peralihan ke CES 2027

Tetingkap pelancaran untuk Nova Lake-S telah menjadi sasaran yang berubah-ubah, beralih dari akhir 2026 ke awal 2027, berdasarkan pelbagai laporan kebocoran :

• Kebocoran Awal (2025): Mensasarkan pelancaran akhir 2026 atau tetingkap 2026 yang luas .
• Kebocoran Februari 2026: Kelewatan ke arah CES 2027 dilaporkan oleh seorang pembocor terkenal .
• Gosip Computex 2026 (Jun 2026): Sumber industri mencadangkan pelancaran Q1 2027, dengan pengumuman rasmi dijangka semasa CES 2027 dan ketersediaan runcit beberapa minggu kemudian . Beberapa laporan mencadangkan flagship 52 teras mungkin tiba 2-3 bulan selepas pelancaran awal 28 teras, mungkin sekitar Computex 2027 .

Bacaan semasa: Konsensus kebocoran yang paling konsisten menunjuk kepada acara pelancaran Q1 2027 di CES 2027, dengan ketersediaan runcit menyusul . Intel belum mengesahkan secara rasmi sebarang tarikh .

Amaran Penting

• Tiada apa-apa yang disahkan secara rasmi oleh Intel. Butiran soket, papan induk, dan chipset konkrit pertama masih di peringkat kebocoran .
• Garis masa pelancaran telah berubah beberapa kali dan mungkin terus berubah .
• Prestasi bLLC berbanding AMD 3D V-Cache masih belum terbukti sehingga penanda aras bebas tersedia .
• Sesetengah kebocoran tidak bersetuju mengenai jumlah teras dan nama SKU tertentu, jadi anggap butiran barisan tepat sebagai spekulatif .