Intel Nova Lake-S: Lompatan Seni Bina Besar dengan 52 Teras, Cache 288 MB, dan Soket Baru
Intel Nova Lake S akan memperkenalkan teknologi 'big last level cache' (bLLC) sehingga 288 MB pada model flagship Core Ultra 9, saingan langsung kepada AMD 3D V Cache. Model tertinggi menampilkan 52 teras (16 P core Coyote Cove + 32 E core Arctic Wolf + 4 LP E) dengan reka bentuk dwi tile dan 288 MB cache L3.
Diterbitkan olehDisunting dengan DeepSeek-V4-FlashImej dijana dengan GPT Image 1.5
Intel Nova Lake S akan memperkenalkan teknologi 'big last level cache' (bLLC) sehingga 288 MB pada model flagship Core Ultra 9, saingan langsung kepada AMD 3D V Cache.
Model tertinggi menampilkan 52 teras (16 P core Coyote Cove + 32 E core Arctic Wolf + 4 LP E) dengan reka bentuk dwi tile dan 288 MB cache L3.
Soket LGA 1954 baharu dan chipset siri 900 diperlukan, menjadikan papan induk sedia ada tidak serasi.
Sokongan memori DDR5 8000 asli dan proses pembuatan TSMC N2P untuk silikon pengkomputeran.
Search & fact-check with cited sources for What are the newly leaked Intel Nova Lake-S processors featuring bLLC technology, including theirEditorial concept image for Intel's upcoming Nova Lake-S desktop processors with bLLC (Big Last-Level Cache).
AI Prompt
Create a landscape editorial hero image for this Studio Global article: Search & fact-check with cited sources for What are the newly leaked Intel Nova Lake-S processors featuring bLLC technology, including their. Article summary: Here is a fact-checked summary of what leaked information reveals about Intel's Nova Lake-S processors with bLLC technology.. Topic tags: general, general web, user generated. Style: premium digital editorial illustration, source-backed research mood, clean composition, high detail, modern web publication hero. Use reference image context only for broad subject, composition, and topical grounding; do not copy the exact image. Avoid: logos, brand marks, copyrighted characters, real person likenesses, fake screenshots, UI text, readable text, watermarks, charts with fake numbers, clickbait thumbnails, icons, and tiny thumbnail layouts. Make it useful as an illust
openai.com
Pemproses desktop Intel Nova Lake-S dijangka menjadi salah satu lompatan seni bina paling signifikan untuk Intel dalam beberapa tahun. Kebocoran terperinci menunjukkan peningkatan besar dalam jumlah teras, teknologi cache peringkat akhir besar (bLLC) baharu untuk menyaingi AMD 3D V-Cache, dan platform baharu yang memerlukan papan induk baharu sepenuhnya. Berdasarkan pelbagai kebocoran daripada sumber industri dan pembocor, berikut adalah ringkasan yang disemak fakta mengenai apa yang diketahui dan apa yang masih belum disahkan.
Teknologi bLLC — Jawapan Intel kepada AMD 3D V-Cache
Studio Global AI
Continue your research
This page includes a source-backed answer you can continue inside Studio Global.
What is the short answer to "Intel Nova Lake-S: Lompatan Seni Bina Besar dengan 52 Teras, Cache 288 MB, dan Soket Baru"?
Intel Nova Lake S akan memperkenalkan teknologi 'big last level cache' (bLLC) sehingga 288 MB pada model flagship Core Ultra 9, saingan langsung kepada AMD 3D V Cache.
What are the key points to validate first?
Intel Nova Lake S akan memperkenalkan teknologi 'big last level cache' (bLLC) sehingga 288 MB pada model flagship Core Ultra 9, saingan langsung kepada AMD 3D V Cache. Model tertinggi menampilkan 52 teras (16 P core Coyote Cove + 32 E core Arctic Wolf + 4 LP E) dengan reka bentuk dwi tile dan 288 MB cache L3.
What should I do next in practice?
Soket LGA 1954 baharu dan chipset siri 900 diperlukan, menjadikan papan induk sedia ada tidak serasi.
Intel Nova Lake-S: Lompatan Seni Bina Besar dengan 52 Teras, Cache 288 MB, dan Soket Baru
Intel Nova Lake S akan memperkenalkan teknologi 'big last level cache' (bLLC) sehingga 288 MB pada model flagship Core Ultra 9, saingan langsung kepada AMD 3D V Cache. Model tertinggi menampilkan 52 teras (16 P core Coyote Cove + 32 E core Arctic Wolf + 4 LP E) dengan reka bentuk dwi tile dan 288 MB cache L3.
Diterbitkan olehDisunting dengan DeepSeek-V4-FlashImej dijana dengan GPT Image 1.5
Intel Nova Lake S akan memperkenalkan teknologi 'big last level cache' (bLLC) sehingga 288 MB pada model flagship Core Ultra 9, saingan langsung kepada AMD 3D V Cache.
Model tertinggi menampilkan 52 teras (16 P core Coyote Cove + 32 E core Arctic Wolf + 4 LP E) dengan reka bentuk dwi tile dan 288 MB cache L3.
Soket LGA 1954 baharu dan chipset siri 900 diperlukan, menjadikan papan induk sedia ada tidak serasi.
Sokongan memori DDR5 8000 asli dan proses pembuatan TSMC N2P untuk silikon pengkomputeran.
Search & fact-check with cited sources for What are the newly leaked Intel Nova Lake-S processors featuring bLLC technology, including theirEditorial concept image for Intel's upcoming Nova Lake-S desktop processors with bLLC (Big Last-Level Cache).
AI Prompt
Create a landscape editorial hero image for this Studio Global article: Search & fact-check with cited sources for What are the newly leaked Intel Nova Lake-S processors featuring bLLC technology, including their. Article summary: Here is a fact-checked summary of what leaked information reveals about Intel's Nova Lake-S processors with bLLC technology.. Topic tags: general, general web, user generated. Style: premium digital editorial illustration, source-backed research mood, clean composition, high detail, modern web publication hero. Use reference image context only for broad subject, composition, and topical grounding; do not copy the exact image. Avoid: logos, brand marks, copyrighted characters, real person likenesses, fake screenshots, UI text, readable text, watermarks, charts with fake numbers, clickbait thumbnails, icons, and tiny thumbnail layouts. Make it useful as an illust
openai.com
Pemproses desktop Intel Nova Lake-S dijangka menjadi salah satu lompatan seni bina paling signifikan untuk Intel dalam beberapa tahun. Kebocoran terperinci menunjukkan peningkatan besar dalam jumlah teras, teknologi cache peringkat akhir besar (bLLC) baharu untuk menyaingi AMD 3D V-Cache, dan platform baharu yang memerlukan papan induk baharu sepenuhnya. Berdasarkan pelbagai kebocoran daripada sumber industri dan pembocor, berikut adalah ringkasan yang disemak fakta mengenai apa yang diketahui dan apa yang masih belum disahkan.
Teknologi bLLC — Jawapan Intel kepada AMD 3D V-Cache
Studio Global AI
Continue your research
This page includes a source-backed answer you can continue inside Studio Global.
What is the short answer to "Intel Nova Lake-S: Lompatan Seni Bina Besar dengan 52 Teras, Cache 288 MB, dan Soket Baru"?
Intel Nova Lake S akan memperkenalkan teknologi 'big last level cache' (bLLC) sehingga 288 MB pada model flagship Core Ultra 9, saingan langsung kepada AMD 3D V Cache.
What are the key points to validate first?
Intel Nova Lake S akan memperkenalkan teknologi 'big last level cache' (bLLC) sehingga 288 MB pada model flagship Core Ultra 9, saingan langsung kepada AMD 3D V Cache. Model tertinggi menampilkan 52 teras (16 P core Coyote Cove + 32 E core Arctic Wolf + 4 LP E) dengan reka bentuk dwi tile dan 288 MB cache L3.
What should I do next in practice?
Soket LGA 1954 baharu dan chipset siri 900 diperlukan, menjadikan papan induk sedia ada tidak serasi.
bLLC bermaksud Big Last-Level Cache. Kebocoran secara konsisten menggambarkannya sebagai jawapan langsung Intel kepada teknologi AMD 3D V-Cache / X3D, bertujuan memberikan peningkatan cache L3 yang ketara untuk permainan dan beban kerja sensitif memori . Cache ini tidak bersaiz seragam untuk keseluruhan barisan; ia dibahagikan mengikut tahap SKU :
Core Ultra 9 (Flagship): Sehingga 288 MB bLLC, dicapai melalui reka bentuk dwi-tile (2 × 144 MB die) .
Core Ultra 7: Sehingga 144 MB bLLC, mungkin pada satu tile pengkomputeran .
Butiran bLLC untuk Core Ultra 5 dan Core Ultra 3 peringkat rendah kurang disokong oleh kebocoran yang ada, walaupun beberapa laporan mencadangkan bLLC mungkin turut hadir dalam SKU pengganda terkunci (non-K) .
Peletakan bLLC pada gelangbas (ringbus) dalam setiap tile pengkomputeran juga merupakan butiran seni bina yang ketara . Tuntutan prestasi Intel terhadap barisan X3D AMD masih belum disahkan oleh penanda aras bebas .
Konfigurasi Teras dan Varian Kuasa
Flagship — Reka Bentuk Dwi-Tile 52 Teras
SKU Nova Lake-S tertinggi dilaporkan menampilkan reka bentuk dwi-tile dengan jumlah 52 teras dan 52 benang (hyperthreading dilaporkan digugurkan untuk generasi ini) . Kebocoran bersetuju mengenai konfigurasi ini :
16x teras prestasi "Coyote Cove" (P-core)
32x teras kecekapan "Arctic Wolf" (E-core)
4x teras E berkuasa rendah (LP-E)
Jumlah: 52 teras, 52 benang
Varian 42 teras yang dikhabarkan sebelum ini kemudiannya dilaporkan dinaik taraf kepada 44 teras. Konfigurasi baharu ini digambarkan sebagai 16 P-core, 24 E-core, dan 4 LP-E core. Perubahan ini dipercayai membebaskan satu tile pengkomputeran yang boleh digunakan sepenuhnya untuk SKU lain .
Julat Pertengahan — Reka Bentuk Tile Tunggal
Di bawah flagship, SKU tile pengkomputeran tunggal dijangka. Konfigurasi yang sering dikhabarkan ialah bahagian 28 teras, yang sering dilaporkan sebagai 8 P-core + 16 E-core + 4 LP-E core. Bahagian ini dijangka membawa jenama Core Ultra 7 dan menampilkan 144 MB bLLC . Konfigurasi lain, mungkin bahagian 24 teras (4P+16E+4LPE), juga telah disebut .
Peringkat Permulaan
Butiran untuk model Core Ultra 5 dan Core Ultra 3 peringkat permulaan kurang konkrit, tetapi kebocoran mencadangkan konfigurasi seperti 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE, dan 4P+4E+4LPE. Kebanyakan ini dijangka bahagian tile tunggal tanpa bLLC . Penggunaan kuasa untuk SKU peringkat rendah ini dikhabarkan di bawah 125W .
Kuasa dan Ruang Terma
Kebocoran menunjukkan bahawa pengurusan kuasa dan terma adalah fokus kejuruteraan utama untuk flagship 52 teras . Di Computex 2026, gosip industri mencadangkan cip ini akan menampilkan keupayaan overclocking berbilang teras, memerlukan ruang terma yang ketara . TDP khusus masih belum disahkan oleh Intel .
Barisan Desktop Nova Lake-S Secara Keseluruhan
Keluarga Nova Lake-S dijangka merangkumi dari peringkat permulaan hingga flagship, dibahagikan mengikut bilangan tile pengkomputeran, saiz cache bLLC, dan jumlah teras :
Segmen
Konfigurasi Teras Bocor
Cache bLLC
Nota
Core Ultra 9
16P + 32E + 4LPE (52 teras)
288 MB
Dwi-tile, flagship
Core Ultra 7
8P + 16E + 4LPE (28 teras)
144 MB
Tile tunggal, tinggi
Core Ultra 5
8P + 12E/16E + 4LPE (24-28 teras)
Tidak jelas / Tiada
Julat pertengahan, mungkin SKU tanpa bLLC
Core Ultra 3
4P + 4E/8E + 4LPE (12-16 teras)
Tiada
Peringkat permulaan, kuasa rendah
Silikon pengkomputeran untuk flagship dilaporkan akan dihasilkan pada nod proses TSMC N2P.
Platform: Soket, Chipset, dan Memori
Soket LGA 1954
Semua kebocoran yang boleh dipercayai menunjukkan soket LGA 1954 baharu untuk Nova Lake-S, menggantikan LGA 1851 yang digunakan oleh Arrow Lake-S . Ini bermakna papan induk sedia ada tidak akan serasi .
Chipset Siri 900
Platform ini dijangka dilancarkan dengan chipset siri 900 Intel . Gosip peringkat peminat secara khusus menyebut papan Z990 dan Z970, bersama chipset arus perdana B960.
Sokongan Memori — DDR5-8000
Nova Lake-S dijangka menyokong memori DDR5-8000 secara asli . Ini mewakili peningkatan 25% berbanding sokongan DDR5-6400 asli Arrow Lake-S . Modul memori mungkin menggunakan piawaian CUDIMM dan CQDIMM untuk mencapai frekuensi yang lebih tinggi ini .
Garis Masa Pelancaran: Peralihan ke CES 2027
Tetingkap pelancaran untuk Nova Lake-S telah menjadi sasaran yang berubah-ubah, beralih dari akhir 2026 ke awal 2027, berdasarkan pelbagai laporan kebocoran :
Kebocoran Awal (2025): Mensasarkan pelancaran akhir 2026 atau tetingkap 2026 yang luas .
Kebocoran Februari 2026: Kelewatan ke arah CES 2027 dilaporkan oleh seorang pembocor terkenal .
Gosip Computex 2026 (Jun 2026): Sumber industri mencadangkan pelancaran Q1 2027, dengan pengumuman rasmi dijangka semasa CES 2027 dan ketersediaan runcit beberapa minggu kemudian . Beberapa laporan mencadangkan flagship 52 teras mungkin tiba 2-3 bulan selepas pelancaran awal 28 teras, mungkin sekitar Computex 2027 .
Bacaan semasa: Konsensus kebocoran yang paling konsisten menunjuk kepada acara pelancaran Q1 2027 di CES 2027, dengan ketersediaan runcit menyusul . Intel belum mengesahkan secara rasmi sebarang tarikh .
Amaran Penting
Tiada apa-apa yang disahkan secara rasmi oleh Intel. Butiran soket, papan induk, dan chipset konkrit pertama masih di peringkat kebocoran .
Garis masa pelancaran telah berubah beberapa kali dan mungkin terus berubah .
Prestasi bLLC berbanding AMD 3D V-Cache masih belum terbukti sehingga penanda aras bebas tersedia .
Sesetengah kebocoran tidak bersetuju mengenai jumlah teras dan nama SKU tertentu, jadi anggap butiran barisan tepat sebagai spekulatif .
bLLC bermaksud Big Last-Level Cache. Kebocoran secara konsisten menggambarkannya sebagai jawapan langsung Intel kepada teknologi AMD 3D V-Cache / X3D, bertujuan memberikan peningkatan cache L3 yang ketara untuk permainan dan beban kerja sensitif memori . Cache ini tidak bersaiz seragam untuk keseluruhan barisan; ia dibahagikan mengikut tahap SKU :
Core Ultra 9 (Flagship): Sehingga 288 MB bLLC, dicapai melalui reka bentuk dwi-tile (2 × 144 MB die) .
Core Ultra 7: Sehingga 144 MB bLLC, mungkin pada satu tile pengkomputeran .
Butiran bLLC untuk Core Ultra 5 dan Core Ultra 3 peringkat rendah kurang disokong oleh kebocoran yang ada, walaupun beberapa laporan mencadangkan bLLC mungkin turut hadir dalam SKU pengganda terkunci (non-K) .
Peletakan bLLC pada gelangbas (ringbus) dalam setiap tile pengkomputeran juga merupakan butiran seni bina yang ketara . Tuntutan prestasi Intel terhadap barisan X3D AMD masih belum disahkan oleh penanda aras bebas .
Konfigurasi Teras dan Varian Kuasa
Flagship — Reka Bentuk Dwi-Tile 52 Teras
SKU Nova Lake-S tertinggi dilaporkan menampilkan reka bentuk dwi-tile dengan jumlah 52 teras dan 52 benang (hyperthreading dilaporkan digugurkan untuk generasi ini) . Kebocoran bersetuju mengenai konfigurasi ini :
16x teras prestasi "Coyote Cove" (P-core)
32x teras kecekapan "Arctic Wolf" (E-core)
4x teras E berkuasa rendah (LP-E)
Jumlah: 52 teras, 52 benang
Varian 42 teras yang dikhabarkan sebelum ini kemudiannya dilaporkan dinaik taraf kepada 44 teras. Konfigurasi baharu ini digambarkan sebagai 16 P-core, 24 E-core, dan 4 LP-E core. Perubahan ini dipercayai membebaskan satu tile pengkomputeran yang boleh digunakan sepenuhnya untuk SKU lain .
Julat Pertengahan — Reka Bentuk Tile Tunggal
Di bawah flagship, SKU tile pengkomputeran tunggal dijangka. Konfigurasi yang sering dikhabarkan ialah bahagian 28 teras, yang sering dilaporkan sebagai 8 P-core + 16 E-core + 4 LP-E core. Bahagian ini dijangka membawa jenama Core Ultra 7 dan menampilkan 144 MB bLLC . Konfigurasi lain, mungkin bahagian 24 teras (4P+16E+4LPE), juga telah disebut .
Peringkat Permulaan
Butiran untuk model Core Ultra 5 dan Core Ultra 3 peringkat permulaan kurang konkrit, tetapi kebocoran mencadangkan konfigurasi seperti 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE, dan 4P+4E+4LPE. Kebanyakan ini dijangka bahagian tile tunggal tanpa bLLC . Penggunaan kuasa untuk SKU peringkat rendah ini dikhabarkan di bawah 125W .
Kuasa dan Ruang Terma
Kebocoran menunjukkan bahawa pengurusan kuasa dan terma adalah fokus kejuruteraan utama untuk flagship 52 teras . Di Computex 2026, gosip industri mencadangkan cip ini akan menampilkan keupayaan overclocking berbilang teras, memerlukan ruang terma yang ketara . TDP khusus masih belum disahkan oleh Intel .
Barisan Desktop Nova Lake-S Secara Keseluruhan
Keluarga Nova Lake-S dijangka merangkumi dari peringkat permulaan hingga flagship, dibahagikan mengikut bilangan tile pengkomputeran, saiz cache bLLC, dan jumlah teras :
Segmen
Konfigurasi Teras Bocor
Cache bLLC
Nota
Core Ultra 9
16P + 32E + 4LPE (52 teras)
288 MB
Dwi-tile, flagship
Core Ultra 7
8P + 16E + 4LPE (28 teras)
144 MB
Tile tunggal, tinggi
Core Ultra 5
8P + 12E/16E + 4LPE (24-28 teras)
Tidak jelas / Tiada
Julat pertengahan, mungkin SKU tanpa bLLC
Core Ultra 3
4P + 4E/8E + 4LPE (12-16 teras)
Tiada
Peringkat permulaan, kuasa rendah
Silikon pengkomputeran untuk flagship dilaporkan akan dihasilkan pada nod proses TSMC N2P.
Platform: Soket, Chipset, dan Memori
Soket LGA 1954
Semua kebocoran yang boleh dipercayai menunjukkan soket LGA 1954 baharu untuk Nova Lake-S, menggantikan LGA 1851 yang digunakan oleh Arrow Lake-S . Ini bermakna papan induk sedia ada tidak akan serasi .
Chipset Siri 900
Platform ini dijangka dilancarkan dengan chipset siri 900 Intel . Gosip peringkat peminat secara khusus menyebut papan Z990 dan Z970, bersama chipset arus perdana B960.
Sokongan Memori — DDR5-8000
Nova Lake-S dijangka menyokong memori DDR5-8000 secara asli . Ini mewakili peningkatan 25% berbanding sokongan DDR5-6400 asli Arrow Lake-S . Modul memori mungkin menggunakan piawaian CUDIMM dan CQDIMM untuk mencapai frekuensi yang lebih tinggi ini .
Garis Masa Pelancaran: Peralihan ke CES 2027
Tetingkap pelancaran untuk Nova Lake-S telah menjadi sasaran yang berubah-ubah, beralih dari akhir 2026 ke awal 2027, berdasarkan pelbagai laporan kebocoran :
Kebocoran Awal (2025): Mensasarkan pelancaran akhir 2026 atau tetingkap 2026 yang luas .
Kebocoran Februari 2026: Kelewatan ke arah CES 2027 dilaporkan oleh seorang pembocor terkenal .
Gosip Computex 2026 (Jun 2026): Sumber industri mencadangkan pelancaran Q1 2027, dengan pengumuman rasmi dijangka semasa CES 2027 dan ketersediaan runcit beberapa minggu kemudian . Beberapa laporan mencadangkan flagship 52 teras mungkin tiba 2-3 bulan selepas pelancaran awal 28 teras, mungkin sekitar Computex 2027 .
Bacaan semasa: Konsensus kebocoran yang paling konsisten menunjuk kepada acara pelancaran Q1 2027 di CES 2027, dengan ketersediaan runcit menyusul . Intel belum mengesahkan secara rasmi sebarang tarikh .
Amaran Penting
Tiada apa-apa yang disahkan secara rasmi oleh Intel. Butiran soket, papan induk, dan chipset konkrit pertama masih di peringkat kebocoran .
Garis masa pelancaran telah berubah beberapa kali dan mungkin terus berubah .
Prestasi bLLC berbanding AMD 3D V-Cache masih belum terbukti sehingga penanda aras bebas tersedia .
Sesetengah kebocoran tidak bersetuju mengenai jumlah teras dan nama SKU tertentu, jadi anggap butiran barisan tepat sebagai spekulatif .
lycamobile.plIntel Nova Lake: 52 cores and LGA1954. A CPU revolution is ...
wccftech.comIntel's Next-Gen Nova Lake-S Desktop Lineup - Here's Everything You Need to Know About the CPUs That Could Be Game-Changer For Team Blue
tweaktown.comIntel Nova Lake CPU full leak: 52 cores, bLLC is Intel's ... - TweakTown
hardwaretimes.comIntel Nova Lake Specs Leak: 52 Cores + 288 MB bLLC Cache on ...