TSMC mempercepat pengeluaran cip 3nm dan 2nm ketika permintaan AI melonjak

Sasaran pengeluaran 3nm dinaikkan

TSMC menaikkan sasaran pengeluaran 3nm kepada 180,000 wafer mula sebulan (WPM), berbanding sasaran asal 150,000 WPM. Ini bersamaan peningkatan kira-kira 20% .

Syarikat itu dijangka mencapai paras 180,000 WPM pada awal suku keempat 2026, sekitar dua hingga tiga bulan lebih awal daripada jangkaan sebelum ini . Jika dibandingkan dengan kapasiti 2025, sasaran baharu itu mewakili pertumbuhan kapasiti tahunan lebih 40% .

Permintaan daripada NVIDIA, AMD dan Broadcom dilaporkan menjadi antara faktor utama yang memaksa TSMC mempercepatkan peluasan pengeluaran, di samping tempahan Apple . Omdia pula menyatakan bahawa nod 3nm dan 2nm TSMC sebahagian besarnya telah ditempah oleh syarikat-syarikat AI utama itu .

Dari segi kos, wafer 3nm keluarga N3 dan N3E dianggarkan berharga sekitar US$19,500 seunit pada awal 2026, manakala tempoh menunggu bekalan melebihi 50 minggu .

2nm memasuki fasa pengeluaran besar-besaran

TSMC memulakan pengeluaran besar-besaran proses 2nm, atau N2, pada suku keempat 2025. N2 menandakan peralihan daripada transistor FinFET kepada seni bina nanosheet berasaskan transistor gate-all-around (GAA) .

Sasaran TSMC adalah untuk mencapai kapasiti kira-kira 100,000 WPM menjelang penghujung 2026 . Syarikat itu turut menjangkakan kapasiti 2nm berkembang pada kadar pertumbuhan tahunan terkumpul sebanyak 70% dari 2026 hingga 2028 .

Dari sudut pelanggan, AMD menyasarkan pengeluaran CPU berasaskan 2nm bermula pada 2026, manakala Google dan AWS turut dilaporkan sedang merancang penggunaan awal teknologi ini . NVIDIA pula dijangka memindahkan tempahan pemecut AI-nya kepada proses 2nm secara besar-besaran .

TSMC mendakwa proses pembelajaran hasil pengeluaran 2nm — iaitu usaha meningkatkan kadar cip yang lulus pemeriksaan — menunjukkan prestasi lebih baik berbanding 3nm pada tahap pembangunan yang sama .

Taiwan kekal pusat utama peluasan kapasiti

Di Taiwan, sehingga 10 kilang fabrikasi cip dilaporkan sedang dibina atau akan memulakan pembinaan pada 2026, merentasi taman sains di bahagian utara, tengah dan selatan negara itu .

Lima kilang 2nm sedang dinaik taraf atau dibina serentak: dua di Hsinchu melalui Fab 20 dan tiga di Kaohsiung melalui Fab 22. Ini dianggap sebagai pembinaan kapasiti satu nod paling agresif dalam sejarah TSMC .

Kelajuan pembinaan TSMC juga meningkat dengan ketara. Pada 2025 hingga 2026, syarikat itu membina atau menukar sekitar sembilan fasa kilang setiap tahun, berbanding purata sejarah empat fasa setahun .

Arizona: pelaburan AS meningkat kepada US$265 bilion

Pada Julai 2026, TSMC mengumumkan tambahan pelaburan US$100 bilion di Arizona. Ini menjadikan jumlah pelaburan yang dirancang di Amerika Syarikat meningkat kepada US$265 bilion . Pelan itu merangkumi kilang wafer tambahan serta kemudahan pembungkusan cip termaju untuk teknologi 2nm dan lebih maju .

Perkembangan utama di Arizona termasuk:

• Fab 1: Kilang 4nm yang sudah meningkatkan pengeluaran dan mula menyumbang kepada keuntungan TSMC .
• Fab 2: Pemasangan peralatan dijadualkan bermula pada suku keempat 2026, manakala pengeluaran besar-besaran 2nm dipercepatkan ke separuh kedua 2027 daripada sasaran asal 2028 .
• Fab 3: Pemasangan peralatan disasarkan bermula pada September 2027 .
• Tapak tambahan: TSMC telah melengkapkan pemerolehan sebidang tanah kedua di Arizona untuk membangunkan kelompok kilang bersepadu atau “gigafab cluster” yang beroperasi secara bebas .

Namun, peluasan itu masih berdepan cabaran, termasuk kekurangan pekerja pembinaan di Arizona .

Jepun turut disediakan untuk pengeluaran 3nm

TSMC mengumumkan pada Februari 2026 bahawa ia merancang mengeluarkan cip 3nm di Kumamoto, selatan Jepun. Nilai pelaburan itu dianggarkan sekitar US$17 bilion, dengan pengeluaran ditujukan untuk memenuhi permintaan cip AI yang semakin meningkat .

A14 1.4nm: langkah seterusnya selepas 2nm

Selepas 2nm, TSMC sedang membangunkan proses A14 1.4nm di Taman Sains Taiwan Tengah, Taichung. Pembinaan fasa pertama dilaporkan mendahului jadual, dengan bangunan pertama dijangka siap sebelum April 2027 .

Jika pemasangan peralatan dan pengesahan proses berjalan lancar, pengeluaran percubaan boleh bermula seawal suku ketiga 2027 . Pengeluaran besar-besaran pula disasarkan bermula pada pertengahan 2028, atau separuh kedua 2028 .

Kemudahan A14 itu dianggarkan memerlukan pelaburan antara US$48.5 bilion hingga US$49 bilion . Ia akan menggunakan transistor GAAFET generasi kedua, yang dikenali sebagai NanoFlex Pro, bersama teknologi litografi EUV sedia ada. TSMC dilaporkan telah memaklumkan ASML bahawa ia tidak akan menggunakan litografi EUV High-NA sebelum 2029 .

Minat pelanggan terhadap A14 dilaporkan kukuh, termasuk daripada Apple, Qualcomm, NVIDIA, AMD serta pelanggan AI dan pengkomputeran berprestasi tinggi. Pengesahan dalaman A14 juga dikatakan telah menghampiri 90% daripada sasaran . Selepas A14, TSMC menjangkakan proses A13 dan A12 masing-masing mencapai pengeluaran besar-besaran pada 2029 .

Apa maknanya untuk industri cip?

Pelan ini menunjukkan bahawa TSMC bukan sekadar menambah kapasiti, tetapi cuba menyelaraskan seluruh rantaian pengeluaran — daripada wafer 3nm dan 2nm hingga pembungkusan cip termaju serta kilang luar Taiwan. Permintaan AI yang tinggi telah menyebabkan kapasiti nod termaju ditempah lebih awal, sekali gus memaksa TSMC memendekkan jadual pembinaan dan menaikkan sasaran pengeluaran.

Bagi pelanggan seperti NVIDIA, AMD dan Broadcom, kapasiti tambahan itu penting untuk mengembangkan pengeluaran pemecut AI dan cip pusat data. Bagi TSMC pula, cabaran seterusnya ialah memastikan peningkatan kapasiti berjalan seiring dengan hasil pengeluaran, bekalan pekerja dan keupayaan pembungkusan termaju.