2026년 6월, ASML·TSMC·Imec 연구진이 표준 300mm 웨이퍼 위에 50nm 게이트 피치의 2D 소재 n형·p형 트랜지스터를 처음으로 통합하는 데 성공하며, 실리콘 이후 시대를 열 제조 공정의 핵심 이정표를 세웠다. 이종찬: 몰리브덴 기반 nFET과 텅스텐 기반 pFET을 단일 웨이퍼에 함께 구현하는 상보형(CMOS) 방식을 사용했으며, 최대 94%의 트랜지스터가 정상 작동하며 뛰어난 전류·전압 특성을 보여 생산 가능성을 입증했다.
2026년 6월, ASML·TSMC·Imec 연구진이 표준 300mm 웨이퍼 위에 50nm 게이트 피치의 2D 소재 n형·p형 트랜지스터를 처음으로 통합하는 데 성공하며, 실리콘 이후 시대를 열 제조 공정의 핵심 이정표를 세웠다.
이종찬: 몰리브덴 기반 nFET과 텅스텐 기반 pFET을 단일 웨이퍼에 함께 구현하는 상보형(CMOS) 방식을 사용했으며, 최대 94%의 트랜지스터가 정상 작동하며 뛰어난 전류·전압 특성을 보여 생산 가능성을 입증했다.
이번 성공은 300mm 양산 호환 공정 구축과 상보형 소자 구현이라는 두 가지 난제를 동시에 해결했으며, EUV 리소그래피 등 표준 공정 기술을 적용한 점에서 2D 트랜지스터 상용화 논의를 미래 로드맵의 중심으로 끌어올렸다.
What recent breakthrough did ASML, TSMC, and Imec achieve together in 2D material transistor integration on 300mm wafers, which device typesA conceptual view of 2D-material transistors fabricated on a standard 300mm wafer at 50nm pitch, achieved by ASML, TSMC, and Imec in June 2026.
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Create a landscape editorial hero image for this Studio Global article: What recent breakthrough did ASML, TSMC, and Imec achieve together in 2D material transistor integration on 300mm wafers, which device types. Article summary: In **June 2026**, at the IEEE/JSAP Symposium on VLSI Technology and Circuits, imec, ASML, and TSMC presented a first demonstration of scaled **2D-material-based n-type and p-type FETs** integrated on **standard 300mm waf. Topic tags: general, general web, user generated. Reference image context from search candidates: Reference image 1: visual subject "Imec, ASML, and TSMC have demonstrated nFET and pFET 2D-material devices at 50nm contacted poly pitch on 300mm wafers. The process uses" source context "Imec advances 300mm 2D transistor integration | IN Electronics & Design" Reference image 2: visual subject "Novel 300mm integration approach for 2D-material base
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수년간 반도체 업계는 단 몇 개의 원자층 두께에 불과한 ‘2차원(2D) 소재’를 실리콘의 물리적 한계를 넘어설 차세대 로직 트랜지스터의 ‘꿈의 신소재’로 주목해왔다. 하지만 문제는 항상 제조 공정에 있었다. 이 섬세한 소재를 표준 300mm 웨이퍼에서, 현재의 최첨단 실리콘 공정과 경쟁할 수 있는 미세한 치수로 구현하는 일은 요원한 과제처럼 보였다.
그 목표는 최근 급격히 가까워졌다. 2026년 6월, IEEE/JSAP VLSI 기술 및 회로 심포지엄에서 반도체 연구소 Imec(아이멕) , 노광 장비 기업 ASML, 그리고 파운드리 기업 TSMC로 구성된 컨소시엄이 전례 없는 성과를 발표했다. 바로 50nm의 접촉 게이트 피치(Contacted Poly Pitch, CPP)로 제작된 n형과 p형 전계효과 트랜지스터(nFET/pFET) 를 300mm 웨이퍼 위에 완전히 통합하는 데 성공한 것이다 .
이번 결과는 단순한 실험실 속 이야기가 아니다. 상보형(CMOS) 2D 트랜지스터, 즉 nFET과 pFET이 학계의 호기심을 넘어 산업적 제조 단계로 진입하는 관문으로 평가받는 50nm 피치에서 생산용 웨이퍼 위에 함께 제작된 것은 이번이 세계 최초다.
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"2D 트랜지스터, 연구실 넘어 생산라인으로… 300mm 웨이퍼 50nm 게이트 피치 구현"에 대한 짧은 대답은 무엇입니까?
2026년 6월, ASML·TSMC·Imec 연구진이 표준 300mm 웨이퍼 위에 50nm 게이트 피치의 2D 소재 n형·p형 트랜지스터를 처음으로 통합하는 데 성공하며, 실리콘 이후 시대를 열 제조 공정의 핵심 이정표를 세웠다.
먼저 검증할 핵심 포인트는 무엇인가요?
2026년 6월, ASML·TSMC·Imec 연구진이 표준 300mm 웨이퍼 위에 50nm 게이트 피치의 2D 소재 n형·p형 트랜지스터를 처음으로 통합하는 데 성공하며, 실리콘 이후 시대를 열 제조 공정의 핵심 이정표를 세웠다. 이종찬: 몰리브덴 기반 nFET과 텅스텐 기반 pFET을 단일 웨이퍼에 함께 구현하는 상보형(CMOS) 방식을 사용했으며, 최대 94%의 트랜지스터가 정상 작동하며 뛰어난 전류·전압 특성을 보여 생산 가능성을 입증했다.
실무에서는 다음으로 무엇을 해야 합니까?
이번 성공은 300mm 양산 호환 공정 구축과 상보형 소자 구현이라는 두 가지 난제를 동시에 해결했으며, EUV 리소그래피 등 표준 공정 기술을 적용한 점에서 2D 트랜지스터 상용화 논의를 미래 로드맵의 중심으로 끌어올렸다.
2026년 6월, ASML·TSMC·Imec 연구진이 표준 300mm 웨이퍼 위에 50nm 게이트 피치의 2D 소재 n형·p형 트랜지스터를 처음으로 통합하는 데 성공하며, 실리콘 이후 시대를 열 제조 공정의 핵심 이정표를 세웠다. 이종찬: 몰리브덴 기반 nFET과 텅스텐 기반 pFET을 단일 웨이퍼에 함께 구현하는 상보형(CMOS) 방식을 사용했으며, 최대 94%의 트랜지스터가 정상 작동하며 뛰어난 전류·전압 특성을 보여 생산 가능성을 입증했다.
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이종찬: 몰리브덴 기반 nFET과 텅스텐 기반 pFET을 단일 웨이퍼에 함께 구현하는 상보형(CMOS) 방식을 사용했으며, 최대 94%의 트랜지스터가 정상 작동하며 뛰어난 전류·전압 특성을 보여 생산 가능성을 입증했다.
이번 성공은 300mm 양산 호환 공정 구축과 상보형 소자 구현이라는 두 가지 난제를 동시에 해결했으며, EUV 리소그래피 등 표준 공정 기술을 적용한 점에서 2D 트랜지스터 상용화 논의를 미래 로드맵의 중심으로 끌어올렸다.
What recent breakthrough did ASML, TSMC, and Imec achieve together in 2D material transistor integration on 300mm wafers, which device typesA conceptual view of 2D-material transistors fabricated on a standard 300mm wafer at 50nm pitch, achieved by ASML, TSMC, and Imec in June 2026.
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수년간 반도체 업계는 단 몇 개의 원자층 두께에 불과한 ‘2차원(2D) 소재’를 실리콘의 물리적 한계를 넘어설 차세대 로직 트랜지스터의 ‘꿈의 신소재’로 주목해왔다. 하지만 문제는 항상 제조 공정에 있었다. 이 섬세한 소재를 표준 300mm 웨이퍼에서, 현재의 최첨단 실리콘 공정과 경쟁할 수 있는 미세한 치수로 구현하는 일은 요원한 과제처럼 보였다.
그 목표는 최근 급격히 가까워졌다. 2026년 6월, IEEE/JSAP VLSI 기술 및 회로 심포지엄에서 반도체 연구소 Imec(아이멕) , 노광 장비 기업 ASML, 그리고 파운드리 기업 TSMC로 구성된 컨소시엄이 전례 없는 성과를 발표했다. 바로 50nm의 접촉 게이트 피치(Contacted Poly Pitch, CPP)로 제작된 n형과 p형 전계효과 트랜지스터(nFET/pFET) 를 300mm 웨이퍼 위에 완전히 통합하는 데 성공한 것이다 .
이번 결과는 단순한 실험실 속 이야기가 아니다. 상보형(CMOS) 2D 트랜지스터, 즉 nFET과 pFET이 학계의 호기심을 넘어 산업적 제조 단계로 진입하는 관문으로 평가받는 50nm 피치에서 생산용 웨이퍼 위에 함께 제작된 것은 이번이 세계 최초다.
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"2D 트랜지스터, 연구실 넘어 생산라인으로… 300mm 웨이퍼 50nm 게이트 피치 구현"에 대한 짧은 대답은 무엇입니까?
2026년 6월, ASML·TSMC·Imec 연구진이 표준 300mm 웨이퍼 위에 50nm 게이트 피치의 2D 소재 n형·p형 트랜지스터를 처음으로 통합하는 데 성공하며, 실리콘 이후 시대를 열 제조 공정의 핵심 이정표를 세웠다.
먼저 검증할 핵심 포인트는 무엇인가요?
2026년 6월, ASML·TSMC·Imec 연구진이 표준 300mm 웨이퍼 위에 50nm 게이트 피치의 2D 소재 n형·p형 트랜지스터를 처음으로 통합하는 데 성공하며, 실리콘 이후 시대를 열 제조 공정의 핵심 이정표를 세웠다. 이종찬: 몰리브덴 기반 nFET과 텅스텐 기반 pFET을 단일 웨이퍼에 함께 구현하는 상보형(CMOS) 방식을 사용했으며, 최대 94%의 트랜지스터가 정상 작동하며 뛰어난 전류·전압 특성을 보여 생산 가능성을 입증했다.
실무에서는 다음으로 무엇을 해야 합니까?
이번 성공은 300mm 양산 호환 공정 구축과 상보형 소자 구현이라는 두 가지 난제를 동시에 해결했으며, EUV 리소그래피 등 표준 공정 기술을 적용한 점에서 2D 트랜지스터 상용화 논의를 미래 로드맵의 중심으로 끌어올렸다.
연구팀은 서로 다른 원자층 두께의 채널 소재를 사용하여 두 가지 상보형 소자를 선보였다 :
nFET: 채널 소재로 이황화 몰리브덴(MoS₂) 사용.
pFET: 채널 소재로 이황화 텅스텐(WS₂) 또는 이셀레늄화 텅스텐(WSe₂) 사용.
두 소자 모두 후속 공정(Back-End-of-Line)과 호환되는 확장 가능한 공정 흐름을 통해 동일한 300mm 실리콘 웨이퍼 위에 제작되었다 . 특히 텅스텐 기반 pFET 소재의 선택은 주목할 만하다. Imec은 앞서 2025년 IEDM 학회에서 단층 WSe₂를 사용하여 690µA/µm에 달하는 구동 전류로 역대 최고 성능의 pFET을 선보인 바 있기 때문이다 .
핵심 수치: 50nm 접촉 게이트 피치
이번 성과의 가장 중요한 지표는 nFET과 pFET 모두에 대해 달성된 50nm CPP다 . 칩 제조에서 ‘접촉 게이트 피치’는 트랜지스터의 집적도를 측정하는 가장 중요한 척도 중 하나이며, 로직 공정을 얼마나 과감하게 미세화할 수 있는지 직접적으로 보여준다.
현재 시장을 선도하는 실리콘 기반의 최선단 공정 노드들은 이미 50nm 이하의 피치에서 작동하고 있다. 2D 소재 트랜지스터가 300mm 웨이퍼에서 50nm CPP를 달성했다는 것은, 이 특별한 신소재가 소규모 연구 샘플이 아니라 실제 대량 생산 공장에서 사용하는 웨이퍼 크기로도 실리콘과 동등한 수준에서 경쟁할 수 있음을 입증한 것이다 .
하나의 공정으로 해결한 세 가지 이정표
이번 공동 연구는 기존 2D 소재 연구를 뛰어넘는 세 가지 측정 가능한 결과를 구체적으로 달성해 냈다 :
300mm 웨이퍼 위에서 nFET과 pFET 모두 50nm CPP로 미세화하는 데 세계 최초로 성공했다.
두 극성의 트랜지스터 모두 게이트 전압이 0볼트(Vg=0V)일 때 매우 낮은 오프 상태 전류(Ioff) 를 보여, 우수한 누설 전류 제어 성능을 확인했다.
이셀레늄화 텅스텐(WSe₂) 기반 pFET의 성능은 기존에 연구실 수준에서 기록을 세웠던 소자 성능에 근접하여, 통합 공정이 소재의 품질을 저하시키지 않음을 검증했다.
여기에 더해, 연구진이 적용한 CMOS 유사 통합 방식은 웨이퍼 전체에서 최대 94% 의 트랜지스터가 정상 작동(Imax/Imin 비율이 10⁵ 초과로 정의)하는 결과를 낳아, 공정의 견고성과 안정성을 함께 입증했다 .
무엇이 가능하게 했나?
실험실에서 공장으로의 도약을 가능하게 한 것은 무엇일까? 컨소시엄은 트랜지스터 채널로 사용되는 2D 소재 계열인 전이 금속 디칼코게나이드(Transition Metal Dichalcogenides, TMD)에 특화된 혁신적인 통합 공정을 개발했다 . 이 공정 흐름에는 산업적 생존 가능성에 결정적인 몇 가지 핵심 공정 모듈이 포함되어 있다 :
50nm 피치에 필요한 미세 패턴을 그리기 위한 극자외선(EUV) 리소그래피.
웨이퍼 전체에 적용 가능한 TMDC 소재 전사(Transfer) 기술.
게이트 스택 형성을 위한 고유전율(High-k) 유전체 통합.
채널 분리 및 고도의 화학·기계적 연마(CMP) 단계.
이처럼 표준 반도체 공정 도구와 2D 소재에 맞춤화된 핸들링 기술의 결합이 이번 결과를 단순한 소재 과학 시연이 아닌, 진정한 제조 혁신으로 만드는 이유다.
동시에 무너뜨린 두 가지 장벽
2D 트랜지스터가 로직 칩에서 실리콘을 대체하려면 업계는 두 가지 근본적인 난관을 극복해야만 했다 . 첫째, 현대적인 칩 생산의 표준인 300mm 웨이퍼에서 작동하는 완전한 통합 공정을 구축하는 일. 둘째, 그 공정이 CMOS 로직에 필수적인 상보형 쌍인 n형과 p형 소자 모두에 대해 동일한 미세 치수로 작동해야 한다는 점이다.
이번 ASML-TSMC-Imec의 성과는 단 한 번의 시연으로 이 두 장벽을 동시에 무너뜨렸다. TMD 기반 소자에 대한 Imec의 오랜 연구와 ASML의 리소그래피 역량, 그리고 TSMC의 제조 전문성이 결합되어, 미래의 로직 노드에 필요한 피치와 양산 규모로 2D 소재 트랜지스터를 제작할 수 있음을 보여준 것이다 .
포스트 실리콘 로드맵 속 위치
이 성과는 일회성 실험이 아니다. 업계 전반에 걸친 오랜 진전의 정점에 가깝다.
Imec은 2018년에 300mm 웨이퍼에 WS₂를 직접 성장(MOCVD)하는 데 처음 성공하면서 2D FET 소재의 300mm 통합 연구를 시작했다 . 2019년에는 채널 길이가 30nm에 불과한 초소형 MoS₂ 트랜지스터를 선보였다 . 2020년이 되자 Imec은 자사의 로직 스케일링 로드맵에 2D 소재를 공식적으로 포함시키고 A7 노드부터의 도입을 예고했다 .
보다 최근인 2025년 말 IEDM에서는 인텔 파운드리와 Imec이 각각 소스/드레인 접촉 및 게이트 스택과 같은 핵심 2DFET 모듈을 300mm 팹 호환 방식으로 통합하는 데 성공했다 . 같은 학회에서 Imec은 TSMC와의 협력을 통해 WSe₂ 채널에서 기록적인 pFET 성능을 발표하며, 2026년의 획기적 성과를 위한 소재 기반을 다졌다 .
2026년 6월에 공개된 ASML-TSMC-Imec의 결과는 이 모든 연구의 실타래를 하나로 엮어, 생산 웨이퍼 위에서 상보형 2D 트랜지스터를 실제 팹 수준의 피치로 구현한 완전한 시연을 보여줬다. 이 통합 방식은 이번에 사용된 MoS₂, WS₂, WSe₂뿐 아니라 다른 2D 채널 소재에도 적용될 수 있을 것으로 기대된다 .
앞으로의 과제
이 혁신적인 연구는 2026 VLSI 심포지엄에서 T1.3 논문, “300mm 팹에서 2D 소재 채널을 이용한 50nm 피치 N 및 PMOS 트랜지스터를 위한 최초의 EUV 기반 통합 경로”라는 제목으로 공개되었다 . 소자 특성은 고무적이지만, 이는 여전히 연구 시연 단계일 뿐 상업 제품은 아니다. 더 미세한 피치에서의 성능과 신뢰성을 입증해야 하며, 미래 노드를 위한 정확한 2D 소재 스택에 대한 업계 표준도 아직 정해지지 않았다.
하지만 그 의미는 분명하다. 반도체 업계는 2D 트랜지스터가 실리콘과 동일한 제조 경로를 따를 수 있다는 구체적인 증거를 사상 처음으로 확보했다. 포스트 실리콘 로직을 향한 경쟁이 이제 현실이 됐다.
연구팀은 서로 다른 원자층 두께의 채널 소재를 사용하여 두 가지 상보형 소자를 선보였다 :
nFET: 채널 소재로 이황화 몰리브덴(MoS₂) 사용.
pFET: 채널 소재로 이황화 텅스텐(WS₂) 또는 이셀레늄화 텅스텐(WSe₂) 사용.
두 소자 모두 후속 공정(Back-End-of-Line)과 호환되는 확장 가능한 공정 흐름을 통해 동일한 300mm 실리콘 웨이퍼 위에 제작되었다 . 특히 텅스텐 기반 pFET 소재의 선택은 주목할 만하다. Imec은 앞서 2025년 IEDM 학회에서 단층 WSe₂를 사용하여 690µA/µm에 달하는 구동 전류로 역대 최고 성능의 pFET을 선보인 바 있기 때문이다 .
핵심 수치: 50nm 접촉 게이트 피치
이번 성과의 가장 중요한 지표는 nFET과 pFET 모두에 대해 달성된 50nm CPP다 . 칩 제조에서 ‘접촉 게이트 피치’는 트랜지스터의 집적도를 측정하는 가장 중요한 척도 중 하나이며, 로직 공정을 얼마나 과감하게 미세화할 수 있는지 직접적으로 보여준다.
현재 시장을 선도하는 실리콘 기반의 최선단 공정 노드들은 이미 50nm 이하의 피치에서 작동하고 있다. 2D 소재 트랜지스터가 300mm 웨이퍼에서 50nm CPP를 달성했다는 것은, 이 특별한 신소재가 소규모 연구 샘플이 아니라 실제 대량 생산 공장에서 사용하는 웨이퍼 크기로도 실리콘과 동등한 수준에서 경쟁할 수 있음을 입증한 것이다 .
하나의 공정으로 해결한 세 가지 이정표
이번 공동 연구는 기존 2D 소재 연구를 뛰어넘는 세 가지 측정 가능한 결과를 구체적으로 달성해 냈다 :
300mm 웨이퍼 위에서 nFET과 pFET 모두 50nm CPP로 미세화하는 데 세계 최초로 성공했다.
두 극성의 트랜지스터 모두 게이트 전압이 0볼트(Vg=0V)일 때 매우 낮은 오프 상태 전류(Ioff) 를 보여, 우수한 누설 전류 제어 성능을 확인했다.
이셀레늄화 텅스텐(WSe₂) 기반 pFET의 성능은 기존에 연구실 수준에서 기록을 세웠던 소자 성능에 근접하여, 통합 공정이 소재의 품질을 저하시키지 않음을 검증했다.
여기에 더해, 연구진이 적용한 CMOS 유사 통합 방식은 웨이퍼 전체에서 최대 94% 의 트랜지스터가 정상 작동(Imax/Imin 비율이 10⁵ 초과로 정의)하는 결과를 낳아, 공정의 견고성과 안정성을 함께 입증했다 .
무엇이 가능하게 했나?
실험실에서 공장으로의 도약을 가능하게 한 것은 무엇일까? 컨소시엄은 트랜지스터 채널로 사용되는 2D 소재 계열인 전이 금속 디칼코게나이드(Transition Metal Dichalcogenides, TMD)에 특화된 혁신적인 통합 공정을 개발했다 . 이 공정 흐름에는 산업적 생존 가능성에 결정적인 몇 가지 핵심 공정 모듈이 포함되어 있다 :
50nm 피치에 필요한 미세 패턴을 그리기 위한 극자외선(EUV) 리소그래피.
웨이퍼 전체에 적용 가능한 TMDC 소재 전사(Transfer) 기술.
게이트 스택 형성을 위한 고유전율(High-k) 유전체 통합.
채널 분리 및 고도의 화학·기계적 연마(CMP) 단계.
이처럼 표준 반도체 공정 도구와 2D 소재에 맞춤화된 핸들링 기술의 결합이 이번 결과를 단순한 소재 과학 시연이 아닌, 진정한 제조 혁신으로 만드는 이유다.
동시에 무너뜨린 두 가지 장벽
2D 트랜지스터가 로직 칩에서 실리콘을 대체하려면 업계는 두 가지 근본적인 난관을 극복해야만 했다 . 첫째, 현대적인 칩 생산의 표준인 300mm 웨이퍼에서 작동하는 완전한 통합 공정을 구축하는 일. 둘째, 그 공정이 CMOS 로직에 필수적인 상보형 쌍인 n형과 p형 소자 모두에 대해 동일한 미세 치수로 작동해야 한다는 점이다.
이번 ASML-TSMC-Imec의 성과는 단 한 번의 시연으로 이 두 장벽을 동시에 무너뜨렸다. TMD 기반 소자에 대한 Imec의 오랜 연구와 ASML의 리소그래피 역량, 그리고 TSMC의 제조 전문성이 결합되어, 미래의 로직 노드에 필요한 피치와 양산 규모로 2D 소재 트랜지스터를 제작할 수 있음을 보여준 것이다 .
포스트 실리콘 로드맵 속 위치
이 성과는 일회성 실험이 아니다. 업계 전반에 걸친 오랜 진전의 정점에 가깝다.
Imec은 2018년에 300mm 웨이퍼에 WS₂를 직접 성장(MOCVD)하는 데 처음 성공하면서 2D FET 소재의 300mm 통합 연구를 시작했다 . 2019년에는 채널 길이가 30nm에 불과한 초소형 MoS₂ 트랜지스터를 선보였다 . 2020년이 되자 Imec은 자사의 로직 스케일링 로드맵에 2D 소재를 공식적으로 포함시키고 A7 노드부터의 도입을 예고했다 .
보다 최근인 2025년 말 IEDM에서는 인텔 파운드리와 Imec이 각각 소스/드레인 접촉 및 게이트 스택과 같은 핵심 2DFET 모듈을 300mm 팹 호환 방식으로 통합하는 데 성공했다 . 같은 학회에서 Imec은 TSMC와의 협력을 통해 WSe₂ 채널에서 기록적인 pFET 성능을 발표하며, 2026년의 획기적 성과를 위한 소재 기반을 다졌다 .
2026년 6월에 공개된 ASML-TSMC-Imec의 결과는 이 모든 연구의 실타래를 하나로 엮어, 생산 웨이퍼 위에서 상보형 2D 트랜지스터를 실제 팹 수준의 피치로 구현한 완전한 시연을 보여줬다. 이 통합 방식은 이번에 사용된 MoS₂, WS₂, WSe₂뿐 아니라 다른 2D 채널 소재에도 적용될 수 있을 것으로 기대된다 .
앞으로의 과제
이 혁신적인 연구는 2026 VLSI 심포지엄에서 T1.3 논문, “300mm 팹에서 2D 소재 채널을 이용한 50nm 피치 N 및 PMOS 트랜지스터를 위한 최초의 EUV 기반 통합 경로”라는 제목으로 공개되었다 . 소자 특성은 고무적이지만, 이는 여전히 연구 시연 단계일 뿐 상업 제품은 아니다. 더 미세한 피치에서의 성능과 신뢰성을 입증해야 하며, 미래 노드를 위한 정확한 2D 소재 스택에 대한 업계 표준도 아직 정해지지 않았다.
하지만 그 의미는 분명하다. 반도체 업계는 2D 트랜지스터가 실리콘과 동일한 제조 경로를 따를 수 있다는 구체적인 증거를 사상 처음으로 확보했다. 포스트 실리콘 로직을 향한 경쟁이 이제 현실이 됐다.
