TSMC CoWoS, 양산 수율 99% 돌파…AI 반도체 병목, HBM·ABF 기판으로 옮겨간다

2026년 8월 11일 OCP APAC 서밋에서 TSMC 첨단 패키징 기술 및 서비스 부문 부사장 **하준(何軍, Jun He)**이 회사의 최신 CoWoS 현황과 수율 데이터, 공급 병목 구간, 그리고 향후 수년간의 레티클(마스크) 크기 로드맵을 공개했습니다. 이는 AI 반도체 업계의 핵심 이슈를 한눈에 보여줍니다.

수율 달성: 5.5배 레티클 CoWoS, 98~99%

TSMC의 5.5배 레티클 크기 CoWoS(현재 양산 중인 세계 최대 칩-온-웨이퍼-온-기판 패키지)는 여러 AI 고객 제품군에서 98%를 초과하는 수율을 기록했으며, 일부 제품은 **99%**에 달합니다 . 99% 수치는 특정 최적화 제품에 적용되는 수치이며, 일반적인 양산 기준은 "안정적으로 98% 이상"이라고 회사 측은 설명했습니다 . 이는 큰 면적의 멀티 다이, 멀티 HBM 스택 구조임에도 불구하고 단일 칩 수준에 가까운 수율을 확보한 중요한 기술적 이정표입니다.

남은 공급 병목: 메모리와 ABF 기판

하준 부사장은 병목 지점이 TSMC 자체 CoWoS 생산 능력에서 공급망 상류로 이동하고 있다고 명확히 지적했습니다.

• HBM 메모리: SK하이닉스, 삼성전자, 마이크론 등 3대 DRAM 업체의 2026년 HBM 물량은 사실상 완전 판매된 상태입니다 . 특히 HBM4E 12단 적층 제품의 수율 리스크가 있으며, 일부 고객이 8단 구성으로 낮출 경우 패키지당 실효 메모리 용량이 약 33% 감소할 수 있다는 업계 관측이 나옵니다 .
• ABF(아지노모토 빌드업 필름) 기판: ABF 기판은 고층수 플립칩 패키지의 핵심 병목으로 남아 있습니다. TSMC의 CoWoS 생산 능력 자체는 2026년 내내, 그리고 2027년 상당 기간까지 완전 배정된 상태이며, AI 패키징 주문의 리드 타임은 52~78주에 달합니다 . ABF 기판 공급 부족은 CoWoS 라인 가동률과 관계없이 TSMC가 출하할 수 있는 패키지 총량을 제한하는 구조적 제약입니다 .

확장 계획: 5.5배에서 2028~2029년 14배 레티클로

TSMC는 "1년에 1세대" 꼴의 공격적인 레티클 크기 로드맵을 제시했습니다.

이정표	레티클 크기	패키지 면적(약)	시점
현재 양산	5.5배	~4,720mm²	현재(2026년)
다음 단계	9.5배	~8,150mm²	2027년
목표	14배	~12,000mm²	2028~2029년

14배 레티클 CoWoS는 약 10개의 대형 컴퓨트 다이와 20개의 HBM 메모리 스택을 단일 패키지에 통합할 수 있어, 사실상 패키지 자체가 하나의 시스템 수준 컴퓨팅 기판이 되는 셈입니다 . 일부 소식통은 2028년을, 하준 부사장의 발표를 포함한 다른 자료는 2029년을 상업 생산 시점으로 언급하는데, 이는 2028년 테이프 아웃(설계 완료) 후 2029년 본격 양산에 돌입하는 일정으로 해석됩니다 .

확장의 주요 기술적 과제

14배 레티클(그 이상)로의 확장은 여러 물리적·공정적 난관을 수반합니다.

• 휨/기계적 응력(Warpage): 패키지 면적이 커질수록 인터포저, 기판, 다이 스택 전체에 걸쳐 상당한 휨과 응력이 발생, 고급 소재와 정밀 공정 제어가 필요합니다 .
• 신호 무결성 및 인터커넥트 밀도: 3배 더 넓어진 면적에서 고대역폭·저지연 연결을 유지하려면 마이크로 범프, TSV(실리콘 관통 전극), 재배선층(RDL) 기술의 진보가 필수입니다 .
• 전력 공급 및 열 관리: 약 10개의 대형 컴퓨트 다이와 20개의 HBM 스택을 탑재한 14배 패키지는 막대한 전력을 소비하므로, 혁신적인 냉각 솔루션과 전력 분배 네트워크가 필요합니다 .
• 리소그래피 스티칭: 단일 레티클 샷보다 큰 패키지는 여러 번의 샷을 정밀하게 이어 붙이는 스티칭 공정이 필요, 이는 대면적 수율의 핵심 과제입니다 .
• 기판 공급: 더 큰 패키지에는 더 크고 고층수인 ABF 기판이 필요한데, 이는 이미 가장 부족한 부품입니다 .

TSMC는 이러한 대형 인터커넥트에 가장 적합한 기술로 패널 레벨 패키징이 아닌 웨이퍼 레벨 CoWoS를 고수하고 있으며, 그 이유는 패널 레벨 기술이 아직 CoWoS 수준의 인터커넥트 밀도를 따라잡지 못했기 때문입니다 .

경쟁 구도: 인텔과의 비교

TSMC의 OCP APAC 발표는 인텔의 패키징 노력과 직접 대비됩니다.

• 수율 격차: 복수의 업계 소식통에 따르면, 인텔의 경쟁 기술인 EMIB-T(Embedded Multi-Die Interconnect Bridge) 첨단 패키징은 여전히 수율 90% 달성을 목표로 하고 있는 반면, TSMC의 CoWoS는 이미 양산에서 98%를 넘어섰습니다 . 이는 대량 생산 규모에서 8%포인트 이상의 수율 차이입니다.
• 레티클 크기 로드맵: TSMC는 20282029년 14배 레티클(약 12,000mm²) 을 목표로 합니다. 인텔은 비슷한 시기에 12배 레티클 패키지를 약속한 상태로, TSMC의 목표 면적이 약 1520% 더 큽니다 .
• 생산 능력 및 생태계: TSMC는 2025년에 CoWoS 생산 능력을 106% 확장했으며, 2026년 설비 투자(CapEx)를 사상 최대인 600~640억 달러로 늘린 것도 부분적으로 패키징 확장을 위한 것입니다 . CoWoS 생산 능력은 2027년까지 완전 판매되어, 엔비디아, AMD, 브로드컴 등 TSMC 고객들은 TSMC 패키징 생태계에 사실상 고정된 상태입니다 .
• 인텔의 위치: 인텔의 파운드리 패키징 사업(EMIB-T 포함)은 아직 수율 안정화 단계에 있으며, TSMC와 견줄 만한 생산 규모를 확보하지 못했습니다. 이 수율 및 생산 능력 격차로 인해 TSMC는 가까운 미래에도 고급 AI 가속기용 첨단 패키징 분야의 압도적 공급자 지위를 유지할 것으로 보입니다.

결론

TSMC는 5.5배 레티클 CoWoS에서 양산 수율 98~99% 를 달성하며, AI 칩 공급 병목 지점을 TSMC 자체 패키징 라인에서 HBM 메모리와 ABF 기판 공급으로 이동시켰습니다. 회사는 2028~2029년까지 14배 레티클(약 12,000mm²) 로 확장, 최대 10개의 컴퓨트 다이와 20개의 HBM 스택을 통합할 계획이지만, 상당한 기계적·열적·기판 관련 과제에 직면해 있습니다. 인텔의 EMIB-T(수율 약 90% 추정)와 비교해 TSMC는 AI용 첨단 패키징 분야에서 수율, 규모, 생산 능력 모두 압도적인 우위를 점하고 있습니다.